설계 마감

이 문서에는 여러 가지 문제가 있습니다.개선을 돕거나 토크 페이지에서 이러한 문제에 대해 논의해 주십시오.(이러한 템플릿메시지를 삭제하는 방법과 타이밍에 대해 설명합니다) 이 글은 검증을 위해 추가 인용문이 필요합니다. 신뢰할 수 있는 출처에 인용문을 추가하여 이 기사를 개선하는 데 도움을 주십시오. 조달되지 않은 자재는 제거될 수 있습니다.출처 : "디자인 클로징"– 뉴스 · 신문 · 서적 · 학자 · JSTOR ( 2021년 12월) (이 템플릿메시지 삭제 방법 및 삭제 시기 확인) 이 글은 위키피디아 편집자의 개인적인 감정을 기술하거나 주제에 대한 독창적인 주장을 제시하는 개인적인 성찰, 개인적인 에세이 또는 논쟁적인 에세이처럼 쓰여집니다. 백과사전 형식으로 다시 작성하여 개선하십시오. (2021년 12월) (템플릿 메시지 삭제 방법 및 삭제 시기 확인) (이 템플릿메시지를 삭제하는 방법과 타이밍을 확인합니다)

Design Closure는 디지털 전자 설계 자동화 워크플로우의 일부로서, 집적회로(VLSI) 설계를 초기 설명에서 변경하여 설계 제약사항과 목표의 증가하는 목록을 충족시킵니다.

IC 설계의 모든 단계(정적 타이밍 분석, 배치, 라우팅 등)는 이미 복잡하며 종종 자체 연구 분야를 형성합니다.그러나 이 기사에서는 칩을 초기 설계 상태에서 모든 설계 제약 조건을 충족하는 최종 형태로 만드는 전체적인 설계 폐쇄 프로세스에 대해 설명합니다.

서론

모든 칩은 누군가의 좋은 아이디어에서 출발한다: "X기능을 수행하는 부품을 만들 수 있다면 우리는 모두 부자가 될 것이다!"컨셉이 확립되면 마케팅 담당자는 "이 칩을 수익성 있게 만들려면 C달러가 들고 F주파수로 가동해야 한다"고 말한다.제조 담당자는 "이 칩의 목표치를 충족시키려면 Y%의 수율을 가져야 한다"고 말한다.포장 담당자는 "P 패키지에 들어가 와트 이하로 소산해야 한다"고 말한다.결국, 팀은 수익성 높은 제품을 생산하기 위해 충족해야 하는 모든 제약 조건과 목표의 광범위한 목록을 작성합니다.그런 다음 경영진은 칩 설계자, 로직 설계자, 기능 검증 엔지니어, 물리 설계자 및 타이밍 엔지니어로 구성된 설계 팀을 구성하고 사양에 맞는 칩을 만들도록 할당합니다.

제약과 목표

제약조건과 목적의 구별은 간단합니다. 제약조건은 설계가 ^[1]성공하기 위해 충족해야 하는 설계 대상입니다.예를 들어 칩은 시스템 내의 다른 컴포넌트와 인터페이스 할 수 있도록 특정 주파수로 동작해야 할 수 있습니다.반면, 목표는 더 많은(또는 더 적은) 설계 대상입니다.예를 들어, 수율은 일반적으로 제조 원가를 낮추기 위해 최대화하는 목표입니다.설계 폐쇄의 목적상 제약조건과 목적의 구별은 중요하지 않습니다.이 문서에서는 단어를 서로 바꾸어 사용합니다.

설계 폐쇄 흐름의 진화

예전에는 칩을 설계하는 것이 훨씬 더 간단한 일이었습니다.VLSI 초창기에는 칩이 수천 개의 논리 회로로 구성되어 몇 MHz의 속도로 간단한 기능을 수행했습니다.설계 폐쇄는 간단했습니다. 필요한 회로와 와이어가 모두 "적합"하면 칩이 원하는 기능을 수행하게 됩니다.

현대적 설계 폐쇄는 훨씬 더 복잡해졌습니다.최신 로직 칩은 수천만에서 수억 개의 로직 요소를 몇 GHz의 속도로 전환할 수 있습니다.이러한 개선은 Moore의 기술 확장 법칙에 의해 추진되어 많은 새로운 설계 고려사항이 도입되었습니다.따라서 현대의 VLSI 설계자는 성능, 전력, 신호 무결성, 신뢰성 및 수율 등의 수십 가지 설계 제약 조건 및 목표 목록에 대해 칩의 성능을 고려해야 합니다.이러한 제약사항 목록이 증가함에 따라 설계 폐쇄 흐름은 단순한 선형 작업 목록에서 다음과 같은 단순화된 ASIC 설계 흐름과 같은 매우 복잡하고 반복적인 흐름으로 발전했습니다.

참조 ASIC설계 흐름

• 개념 단계:칩의 기능적 목적과 구조를 개발하고 있다.
• Logic 디자인:건축(RTL)언어, 이를 원하는 기능을 수행하는지 확인하는 모의 실험은 레지스터 전송 수준에서 구현된다.이것은 기능성 검증을 포함한다.
• 평면도:칩의 RTL은 칩의 총 영역에 할당되고 입출력(I/O) 핀이 할당되며 큰 객체(어레이, 코어 등)가 배치됩니다.
• 논리 합성:RTL은 칩의 타깃테크놀로지의 게이트레벨 넷리스트에 매핑됩니다.
• 테스트성을 위한 설계:스캔 체인과 같은 테스트 구조가 삽입됩니다.
• 배치:넷리스트의 게이트는 칩 상의 겹치지 않는 위치에 할당됩니다.
• 논리/배치 개선:논리 변환과 배치 변환을 반복하여 성능 및 전력 제약을 해소합니다.
• 클럭 삽입: 균형 잡힌 버퍼링된 클럭 트리가 설계에 도입되었습니다.
• 라우팅:넷 리스트의 게이트를 접속하는 와이어가 추가됩니다.
• 배선 후 최적화:나머지 성능, 노이즈 및 항복 위반은 제거됩니다.
• 제조가능성을 고려한 설계:디자인은 가능한 한 쉽게 제작할 수 있도록 수정되었습니다.
• 사인오프 체크: 오류는 비용이 많이 들고 시간이 오래 걸리고 발견하기 어렵기 때문에 광범위한 오류 체크가 원칙이며 로직과의 매핑이 올바르게 수행되었는지 확인하고 제조 규칙을 충실히 준수했는지 확인합니다.
• 테이프아웃 및 마스크 생성: 마스크 데이터 작성 시 설계 데이터를 포토마스크로 변환한다.

설계 제약의 진화

흐름의 목적은 개념 단계에서 작동 칩으로 설계를 전환하는 것입니다.흐름의 복잡성은 설계 폐쇄 제약사항 목록의 추가와 진화에 따른 직접적인 결과입니다.이 진화를 이해하기 위해서는 설계 제약의 라이프 사이클을 이해하는 것이 중요합니다.일반적으로 설계 제약은 다음 5단계 진화를 통해 설계 흐름에 영향을 미칩니다.

• 조기 경고:칩 문제가 발생하기 전에 학계와 업계의 비전가들은 새로운 테크놀로지 효과의 미래에 미칠 영향에 대해 끔찍한 예측을 내놓습니다.
• 하드웨어 문제: 새로운 효과로 인해 하드웨어 장애가 현장에 산발적으로 나타나기 시작합니다.칩을 작동시키려면 제조 후 재설계와 하드웨어 재스핀이 필요합니다.
• 시행착오: 효과에 대한 제약이 공식화되어 설계 후 점검에 사용됩니다.제약 조건 위반은 수동으로 수정됩니다.
• 검색 및 복구: 제약 조건 위반이 많으면 자동 설계 후 분석 및 복구 흐름이 생성됩니다.
• 예측 및 방지: 제약 조건 확인은 효과의 예측 추정치를 사용하여 흐름의 초기에 이동합니다.이러한 드라이브는 제약 조건 위반을 방지하기 위해 최적화를 수행합니다.

이 진화의 좋은 예는 신호 무결성 제약에서 찾을 수 있습니다.1990년대 중반(180nm 노드) 업계에서는 칩이 고장나기 훨씬 전에 커플링 노이즈의 위험이 임박했음을 설명했습니다.1990년대 중반까지 고급 마이크로프로세서 설계에서는 노이즈 문제가 갑자기 발생하고 있었습니다.2000년에는 자동 소음 분석 도구를 사용할 수 있게 되었고 수동 수리를 안내하기 위해 사용되었습니다.흐름으로 식별된 분석 도구에 의해 식별된 소음 문제의 총 수는 수동으로 수정하기에는 너무 많아졌다.이에 대응하여 CAD 회사들은 현재 업계에서 사용되고 있는 소음 방지 흐름을 개발했습니다.

설계 흐름의 제약조건은 라이프 사이클의 다양한 단계에 있습니다.예를 들어 이 글의 작성 시점에서는 퍼포먼스 최적화가 가장 성숙하고 타이밍에 따른 설계 플로우가 널리 사용됨에 따라 5단계에 접어들었습니다.전력 및 결함 지향 수율 최적화는 제4단계에 접어들었습니다.노이즈 제약의 일종인 전원장치 무결성은 제3단계, 회로 제한 수율 최적화는 제2단계 등에 있습니다.1단계 임박한 제약 위기 목록은 항상 국제 반도체 기술 로드맵(ITRS) 15년 전망 기술 로드맵에서 확인할 수 있습니다.

제약조건이 설계 흐름에서 성숙함에 따라 흐름의 끝에서 시작까지 제멋대로 작동하는 경향이 있습니다.이렇게 하면 복잡성과 다른 제약 조건과 경합하는 정도도 증가하는 경향이 있습니다.제약조건은 설계의 기본적인 역설 중 하나인 정확성과 영향의 하나로 인해 흐름에서 위로 이동하는 경향이 있습니다.특히, 설계 흐름에서 제약이 조기에 처리될수록, 제약에 대처할 수 있는 유연성이 높아집니다.아이러니하게도 설계 흐름의 초기 단계일수록 컴플라이언스를 예측하기가 어렵습니다.예를 들어, 논리 함수를 파이프라인으로 하는 아키텍처 결정은 포스트루팅 수정의 양보다 전체 칩 성능에 훨씬 더 큰 영향을 미칠 수 있습니다.동시에 칩 로직을 합성하기 전에 이러한 변경이 성능에 미치는 영향을 정확하게 예측하는 것은 매우 어렵습니다.이 역설은 여러 가지 측면에서 설계 폐쇄 흐름의 진화를 형성했습니다.첫째, 설계 흐름은 더 이상 이산 단계의 선형 집합으로 구성되지 않아야 합니다.VLSI의 초기 단계에서는 설계를 개별 단계로 분할하는 것으로 충분했습니다. 즉, 먼저 논리 합성을 수행하고, 그 다음에 배치를 수행하고, 그 다음에 라우팅을 수행했습니다.설계 폐쇄 제약의 수와 복잡성이 증가함에 따라 선형 설계 흐름은 무너졌습니다.과거에는 라우팅 후 타이밍 제약 위반이 너무 많으면 루프백하여 툴 설정을 약간 수정하고 이전 배치 단계를 다시 실행해야 했습니다.그래도 제약이 충족되지 않을 경우 흐름의 더 뒤로 이동하여 칩 로직을 수정하고 합성 및 배치 단계를 반복해야 했습니다.이런 유형의 루프는 시간이 오래 걸리고 컨버전스를 보장할 수 없습니다.즉, 흐름에서 루프백하여 1개의 제약 위반을 수정할 수 있지만 수정에 의해 다른 관련 없는 위반이 발생했음을 알 수 있습니다.

「 」를 참조해 주세요.

• 타이밍 클로징
• 전자 설계 자동화
• 설계 흐름(EDA)
• 집적회로 설계

레퍼런스

• Lavagno, Martin 및 Scheffer의 집적회로를 위한 전자 설계 자동화 핸드북 ISBN0-8493-3096-3 전자설계 자동화 분야 조사.특히, 이 기사는 John Cohn의 제10장 제2권 설계 폐쇄의 도입에서 (허가를 받아) 인용되었다.