타이밍마감
Timing closure | 이 글에는 여러 가지 문제가 있다. 이 문제를 개선하거나 대화 페이지에서 토의하십시오. (이러한 템플릿 메시지를 제거하는 방법 및 시기 알아보기)
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타이밍 폐쇄(Timing closure)는 조합 논리 게이트와 같은 원시 요소들로 구성된 논리 설계(Logic design)가 이루어지는 과정이다.and, or, not, nand, nor, 등) 및 순차 로직 게이트(sequential flops, latch, memory)는 타이밍 요건을 충족하도록 수정한다. 계산을 수행하는 데 명시적인 지연이 없는 컴퓨터 프로그램과는 달리, 논리 회로는 입력을 출력에 전파하기 위한 본질적이고 잘 정의된 지연을 가지고 있다. 간단한 경우 사용자는 요소 사이의 경로 지연을 수동으로 계산할 수 있다. 설계가 십여 개 이상의 요소인 경우 이는 비실용적이다. 예를 들어, D-플립 플롭의 출력에서 조합 논리 게이트를 거쳐 다음 D-플립 플롭 입력으로 이어지는 시간 지연은 클럭 펄스를 두 플립 플롭과 동기화하는 시간 간격을 만족(보다 작음)해야 한다. 원소를 통한 지연이 클럭 사이클 시간보다 클 때 원소는 임계 경로에 있다고 한다. 경로 지연이 클럭 사이클 지연을 초과하면 회로가 작동하지 않으므로 타이밍 고장을 제거하도록 회로를 수정(및 임계 경로를 제거)하는 것은 로직 설계 엔지니어의 과업에서 중요한 부분이다. 임계 경로는 또한 모든 다중 등록 대 등록 경로의 최대 지연을 정의하며, 클록 사이클 시간보다 클 필요는 없다. 타이밍 폐쇄를 충족한 후 회로 성능을 향상시키는 방법 중 하나는 임계 경로의 결합 경로 사이에 레지스터를 삽입하는 것이다. 이것은 성능을 향상시킬 수 있지만 회로의 총 대기 시간(입력에서 출력 경로까지의 레지스터의 최대 수)을 증가시킨다.
설계자가 작성한 타이밍 제약 조건 지침에 기초하여 논리 회로 변경을 사용자의 EDA 도구에 의해 처리하는 경우가 많다. 이 용어는 또한 그러한 설계가 흐름의 끝에 도달하고 그 타이밍 요건을 충족할 때 달성되는 목표에 사용된다.
이 프로세스에 관여할 수 있는 설계 흐름의 주요 단계는 로직 합성, 배치, 클록 트리 합성 및 라우팅이다. 현재의 기술로는 설계가 타이밍 요건을 적절히 충족하려면 이들 모두가 타이밍을 인식해야 하지만 마이크로미터 범위의 기술에서는 로직 합성 EDA 도구만이 그러한 전제조건을 가지고 있었다.
그럼에도 불구하고, 논리합성에 사용되는 잘 확립된 원칙에서 출발하여 이러한 모든 단계로 타이밍 인식이 확장되었다 하더라도, 타이밍 마감 프로세스의 두 단계인 논리학과 물리학은 서로 다른 설계 팀과 다른 EDA 도구에 의해 일반적으로 처리된다. Synopsys에 의한 Design Compiler, Cadence Design Systems에 의한 만남 RTL Compiler, Magma Design Automation에 의한 BlastCreate가 로직 합성 도구의 예들이다. IC 컴파일러 by Synopsys, SoC Jointer by Cadence Design Systems, Blast Fusion by Magma Design Automation은 타이밍 인식 배치, 클록 트리 합성 및 라우팅이 가능하여 물리적 타이밍 폐쇄에 사용되는 툴의 예다.
사용자가 회로가 예외적으로 어려운 타이밍 제약을 충족하도록 요구하는 경우, 회로가 타이밍을 닫을 수 있도록 하는 최적의 FPGA 합성, 지도, 장소 및 경로 도구 구성 매개변수 집합을 찾기 위해 FPGA와 같은 기계 학습[1] 프로그램을 활용할 필요가 있을 수 있다.
타이밍 요건은 EDA 도구가 이를 처리할 수 있도록 정적 타이밍 제약조건으로 변환해야 한다.
참고 항목
참조
- 파이-TC.컴 이 기사는 알레산드로 우버가 작성한 타임아웃 마감 문서에서 파생되었다.
- ^ Yanghua, Que (2016). "Boosting Convergence of Timing Closure using Feature Selection in a Learning-driven Approach" (PDF). Archived from the original (PDF) on 2017-09-18.
