논리합성

Logic synthesis

컴퓨터 공학에서 논리 합성은 일반적으로 레지스터 전송 수준(RTL)에서 바람직한 회로 동작의 추상적인 사양이 일반적으로 합성 도구라고 불리는 컴퓨터 프로그램에 의해 논리 게이트의 관점에서 설계 구현으로 바뀌는 과정이다.이 프로세스의 일반적인 예로는 VHDL 및 [1]Verilog를 비롯한 하드웨어 기술 언어로 지정된 설계의 통합이 있습니다.PAL이나 FPGA 등의 프로그래머블 로직 디바이스용으로 비트스트림을 생성하는 것도 있고 ASIC 작성을 대상으로 하는 것도 있습니다.로직 합성은 전자 설계 자동화의 한 측면입니다.

논리합성의 역사

논리 합성의 뿌리는 조지 불(1815년 ~ 1864년)에 의한 논리 처리로 추적될 수 있으며, 이는 현재 부울 대수라고 불린다.1938년에 클로드 섀넌은 2개의 값 부울 대수가 스위칭 회로의 작동을 설명할 수 있다는 것을 보여주었다.초기 논리설계는 카노 지도처럼 진실표 표현을 조작하는 것을 포함했다.Karnaugh 맵 기반 로직 최소화는 맵 내의 엔트리를 어떻게 조합할 수 있는지에 대한 일련의 규칙에 의해 유도됩니다.인간 디자이너는 일반적으로 최대 4개에서 6개의 변수를 포함하는 카노 지도만 사용할 수 있습니다.

로직 최소화의 자동화를 위한 첫 번째 단계는 컴퓨터에 구현될 수 있는 Quine-McCluskey 알고리즘의 도입이었습니다.이 정확한 최소화 기법은 2단계 최소화의 초석이 될 주요 함의와 최소 비용 커버의 개념을 제시하였다.오늘날에는 훨씬 더 효율적인 에스프레소 휴리스틱 로직 미니마이저가 이 [needs update]작업의 표준 도구가 되었습니다.초기 연구의 또 다른 영역은 설계자의 골칫거리였던 유한 상태 기계(FSM)의 상태 최소화 및 인코딩이었다.논리 합성을 위한 응용은 주로 디지털 컴퓨터 설계에 있다.따라서 IBM과 Bell Labs는 로직 합성의 초기 자동화에 중추적인 역할을 했습니다.이산 로직 컴포넌트에서 프로그래머블 로직 어레이(PLA)로 발전함에 따라 2레벨 표현에서 용어를 최소화하면 PLA의 면적이 줄어들기 때문에 효율적인 2레벨 최소화의 필요성이 증대되었습니다.

단, 2레벨 논리회로는 대규모 집적회로(VLSI) 설계에서는 한정적으로 중요합니다.대부분의 설계에서는 복수의 논리레벨을 사용합니다.사실, RTL 또는 Behavioral Description의 거의 모든 회로 표현은 다단계 표현입니다.다단계 회로 설계에 사용된 초기 시스템은 IBM의 LSS였습니다.로컬 변환을 사용하여 논리를 단순화했습니다.LSS와 Yorktown Silicon Compiler에 대한 작업은 1980년대에 논리 합성에 대한 빠른 연구 진보를 촉진했습니다.여러 대학이 연구를 일반에 공개함으로써 기여했는데, 특히 캘리포니아 버클리 대학의 SIS, 로스앤젤레스 캘리포니아 대학의 RASP, 볼더 콜로라도 대학의 BOLD 등이 대표적입니다.10년 이내에 이 기술은 전자 설계 자동화 회사가 제공하는 상용 로직 합성 제품으로 이행되었습니다.

논리 요소

논리설계는 전자회로의 기능설계가 논리연산, 연산, 제어흐름 등을 포착하는 표현으로 변환되는 표준설계사이클의 한 단계이다.이 스텝의 일반적인 출력은 RTL 설명입니다.로직 설계는 일반적으로 회로 설계 단계를 따릅니다.현대의 전자설계 자동화 부품은 [2]회로의 행동설명에 기초한 고도의 합성도구를 사용하여 자동화될 수 있다.

부울 연산의 다양한 표현

로직 연산은 보통 부울 AND, OR, XOR 및 NAND 연산으로 구성되며 전자회로의 가장 기본적인 연산 형태입니다.산술 연산은 보통 논리 연산자를 사용하여 구현됩니다.

고도의 합성 또는 동작 합성

주요 기사:높은 수준의 합성

설계자의 생산성을 높이는 것을 목표로 행동 수준에서 지정된 회로의 합성에 대한 연구를 통해 [3]2004년에 복잡한 ASIC 및 FPGA 설계에 사용되는 상용 솔루션이 등장했습니다.이러한 툴은 ANSI C/C++ 또는 SystemC와 같은 고급 언어를 사용하여 지정된 회로를 게이트레벨 논리합성 흐름의 [3]입력으로 사용할 수 있는 Register Transfer Level(RTL; 레지스터 전송 레벨) 사양으로 자동 합성합니다.ESL 합성이라고도 하는 높은 수준의 합성을 사용하면 클럭 사이클 및 부동소수점 ALU와 같은 구조 컴포넌트에 대한 작업 할당은 최적화 절차를 사용하여 컴파일러에 의해 수행되며, RTL 로직 합성에서는 실행 스레드가 여러 개의 읽기 및 쓰기를 수행할 수 있습니다.클럭 사이클 내의 변수에 대해) 이러한 할당 결정은 이미 이루어졌습니다.

다단계 로직 최소화

다음 항목도 참조하십시오.로직 최적화 및 회로 최소화

논리 함수의 전형적인 실용적인 구현은 논리 요소의 다단계 네트워크를 이용한다.설계의 RTL 기술에서 시작하여 합성 도구는 대응하는 다단계 부울 네트워크를 구축합니다.

다음으로, 이 네트워크는 기술 의존적 최적화가 수행되기 전에 몇 가지 기술 의존적 기술을 사용하여 최적화됩니다.테크놀로지에 의존하지 않는 최적화 시의 일반적인 비용 함수는 논리 함수의 인자화된 표현(회로 면적과 매우 잘 관련됨)의 총 리터럴 카운트입니다.

마지막으로, 기술에 의존하는 최적화는 기술에 의존하지 않는 회로를 주어진 기술에서 게이트 네트워크로 변환합니다.단순한 비용 추정치는 기술 매핑 중 및 기술 매핑 후 보다 구체적이고 구현 중심의 추정치로 대체됩니다.매핑은 기술 라이브러리에서 사용 가능한 게이트(논리 기능), 각 게이트의 드라이브 크기, 각 게이트의 지연, 전력 및 영역 특성 등의 요인에 의해 제한됩니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ "Synthesis:Verilog to Gates" (PDF).
  2. ^ Naveed A. Sherwani (1999). Algorithms for VLSI physical design automation (3rd ed.). Kluwer Academic Publishers. p. 4. ISBN 978-0-7923-8393-2.
  3. ^ a b EETimes:고급 합성 롤아웃으로 ESL[permanent dead link]
  • Lavagno, Martin 및 Scheffer의 Electronic Design Automation For Integrated Circuits Handbook, ISBN 0-8493-3096-3 전자설계 자동화 분야 조사.위의 요약은 수닐 카트리와 나렌드라 셰노이의 제2권 제2장 논리합성에서 허가를 받아 도출한 것이다.

추가 정보

  • Burgun, Luc; Greiner, Alain; Prado Lopes Eudes (October 1994). "A Consistent Approach in Logic Synthesis for FPGA Architectures". Proceedings of the International Conference on ASIC (ASICON). Pekin: 104–107.
  • Jiang, Jie-Hong "Roland"; Devadas, Srinivas (2009). "Chapter 6: Logic synthesis in a nutshell". In Wang, Laung-Terng; Chang, Yao-Wen; Cheng, Kwang-Ting (eds.). Electronic design automation: synthesis, verification, and test. Morgan Kaufmann. ISBN 978-0-12-374364-0.
  • Hachtel, Gary D.; Somenzi, Fabio (2006) [1996]. Logic Synthesis and Verification Algorithms. Springer Science & Business Media. ISBN 0-7923-9746-0.
  • Hassoun, Soha; Sasao, Tsutomu, eds. (2002). Logic synthesis and verification. Kluwer. ISBN 978-0-7923-7606-4.
  • 퍼코 스키가, 마레크 A;Grygiel, 스타니스와프(1995-11-20)."6. 역사 개요 연구의 분해에".문학의 기능 분해(PDF)에 관한 조사 연구.버전 4세.기능적 분해 그룹과 전기 공학과, 포틀랜드 대학, 오리건 주 포틀랜드 미국 CiteSeerX 10.1.1.64.1129.그 2021-03-28에 원래에서Archived(PDF)..(188페이지)2021-03-28 Retrieved
  • Stanković, Radomir S.;Sasao, 쓰토무, Astola, Jaakko T.(2001년 8월)."교환 이론과 논리 설계 120년 만에 간행물"(PDF).탐페레 국제 센터 신호 처리(TICSP)기에.탐페르 기술 대학의/TTKK, Monistamo, 핀란드이다.ISSN 1456-2774.S2CID 62319288.#14.그 2017-08-09에 원래에서Archived(PDF)..(4+60 페이지)2021-03-28 Retrieved

외부 링크