정적 타이밍 분석

Static timing analysis

정적 타이밍 해석(STA)은 전체 회로의 시뮬레이션을 필요로 하지 않고 동기 디지털 회로의 예상 타이밍을 계산하는 시뮬레이션 방법입니다.

고성능 집적회로는 전통적으로 동작하는 클럭 주파수가 특징입니다.회로의 동작 능력을 특정 속도로 측정하려면 설계 프로세스 중에 다수의 단계에서 지연을 측정할 수 있는 능력이 필요합니다.더욱이 지연 계산은 논리 합성, 배치(배치 및 라우팅), 설계 사이클 후반에 수행되는 내부 최적화와 같은 설계의 다양한 단계에서 타이밍 최적화기의 내부 루프에 통합되어야 한다.이러한 타이밍 측정은 이론적으로 엄격한 회로 시뮬레이션을 사용하여 수행될 수 있지만, 그러한 접근 방식은 실용적이기에는 너무 느릴 수 있습니다.정적 타이밍 분석은 회로 타이밍의 빠르고 정확한 측정을 용이하게 하는 데 중요한 역할을 합니다.속도 향상은 단순한 타이밍 모델을 사용하여 회선 내의 논리적인 상호작용을 대부분 무시함으로써 이루어집니다.이것은 지난 수십 년 동안 디자인의 주축이 되었습니다.

정적 타이밍 접근법에 대한 최초의 기술 중 하나는 [1]1966년 프로그램 평가 및 검토 기법(PERT)에 기초했다.1980년대 [2][3][4]초반에는 보다 현대적인 버전과 알고리즘이 등장했습니다.

목적

동기 디지털 시스템에서는 데이터는 클럭 신호의 각 틱에서 1단계씩 진행되며 록 스텝에 따라 이동해야 합니다.이는 플립 플랍이나 래치 등의 요소를 동기화하여 이루어집니다.클럭에 의해 지시되었을 때 입력이 출력에 복사됩니다.이러한 시스템에서는 다음 2종류의 타이밍 오류만 발생할 수 있습니다.

  • Max time violation(최대시간 위반).신호가 너무 늦게 도착하여 신호가 진행되어야 할 시간을 놓치는 경우.이들은 일반적으로 설정 위반/체크라고 불리며 동기 경로상의 사이클 시프트를 수반하는 최대 시간 위반의 서브셋입니다.
  • 최소 시간 위반. 클럭의 활성 전환 후 입력 신호가 너무 빨리 변경됩니다.이들은 일반적으로 홀드 위반/체크라고 불리며 실제로는 동기 경로에서의 최소 시간 위반의 서브셋입니다.

신호가 도착하는 시간은 여러 가지 이유로 인해 달라질 수 있습니다.입력 데이터가 다를 수 있고, 회로가 서로 다른 동작을 수행할 수 있으며, 온도와 전압이 변경될 수 있으며, 각 부품의 정확한 구조에 제조상의 차이가 있습니다.스태틱 타이밍 분석의 주된 목적은 이러한 변화에도 불구하고 모든 신호가 너무 일찍 도착하거나 너무 늦게 도착하지 않고 적절한 회선 동작을 보장할 수 있는지 확인하는 것입니다.

STA는 모든 경로를 확인할 수 있으므로 글리치, 저속 경로, 클럭스큐 등의 다른 문제를 검출할 수 있습니다.

정의들

  • 크리티컬 패스는 최대 지연을 가진 입력과 출력 사이의 경로로 정의됩니다.회선 타이밍이 아래 기술 중 하나로 계산되면 트레이스백 방법을 사용하여 임계 경로를 쉽게 찾을 수 있습니다.
  • 신호의 도착 시간은 신호가 특정 지점에 도착할 때까지 걸리는 시간입니다.기준 또는 시간 0.0은 종종 클럭 신호의 도착 시간으로 간주됩니다.도착 시간을 계산하려면 경로의 모든 구성 요소에 대한 지연 계산이 필요합니다.도착 시간, 그리고 실제로 타이밍 분석의 거의 모든 시간은 일반적으로 한 쌍의 값으로 유지됩니다. 즉, 신호가 변경될 수 있는 가장 빠른 시간과 가장 늦은 시간입니다.
  • 또 다른 유용한 개념은 소요 시간입니다.클럭 사이클을 원하는 시간보다 길게 하지 않고 신호가 도달하는 마지막 시간입니다.소요시간의 계산은 다음과 같이 진행됩니다.각 프라이머리 출력에서 필요한 상승/하강 시간은 회로에 제공된 사양에 따라 설정됩니다.다음으로 모든 팬아웃에서 필요한 시간이 확인되면 각 게이트를 처리하는 역방향 위상 횡단을 실시한다.
  • 각 접속에 관련된 느슨함은 필요한 시간과 도착 시간의 차이입니다.일부 노드에서 양의 슬랙은 회로의 전체 지연에 영향을 주지 않고 해당 노드에 도달하는 시간이 s만큼 증가할 수 있음을 의미합니다.반대로 마이너스 슬랙은 패스가 너무 느리다는 것을 의미하며 회로 전체가 원하는 속도로 동작하려면 패스의 속도를 높여야 합니다(또는 기준 신호 지연).

코너 및 STA

디자이너는 많은 조건에 걸쳐 설계를 검증하고 싶어합니다.전자회로의 동작은 온도나 국소전압의 변화 등 환경 내의 다양한 요인에 의해 좌우되는 경우가 많습니다.이러한 경우, STA는 복수의 그러한 조건에 대해 실행하거나, 또는 STA는 단일 값이 아닌 각 컴포넌트에 대해 가능한 지연 범위로 동작하도록 준비해야 합니다.

적절한 기술을 통해 조건 변동의 패턴을 특징짓고 그 극단을 기록한다.각 극한 조건은 코너라고 할 수 있다.셀 특성의 극단은 '프로세스, 전압 및 온도(PVT) 코너'로 간주할 수 있으며, 순 특성의 극단은 '추출 코너'로 간주할 수 있습니다.PVT 추출 코너의 각 조합 패턴은 타이밍이 극단적일 지점을 나타내기 때문에 '타이밍 코너'라고 한다.설계가 각 극한 조건에서 작동하는 경우 단조로운 거동을 가정하여 설계는 모든 중간점에 대해서도 적합됩니다.

정적 타이밍 분석에서 코너를 사용하는 데는 몇 가지 제한이 있습니다.1개의 게이트가 고속일 경우 모든 게이트가 고속일 경우 또는 1개의 게이트에 대해 전압이 낮은 경우 다른 모든 게이트에 대해서도 저전압일 경우 등 완벽한 추적을 가정하기 때문에 지나치게 낙관적일 수 있습니다.최악의 경우 코너가 거의 발생하지 않기 때문에 코너는 지나치게 비관적일 수도 있습니다.예를 들어 IC에서 허용 범위의 얇은 끝 또는 두꺼운 끝에 금속층이 하나 있는 경우는 드물지 않지만 독립적으로 제조되기 때문에 10개 층이 모두 동일한 한계에 있는 경우는 매우 드물 것입니다.통계 STA는 지연을 분산으로 대체하고 트래킹을 상관관계로 대체하여 동일한 문제에 대한 보다 정교한 접근을 제공합니다.

STA의 가장 중요한 기술

정적 타이밍 해석에서 static이라는 단어는 이 타이밍 분석이 입력에 의존하지 않는 방법으로 실행된다는 사실을 암시하고 가능한 모든 입력 조합에 걸쳐 회로의 최악의 지연을 찾는 것을 전제로 한다.그러한 접근법의 계산 효율성(그래프의 가장자리 수에서 선형)은 일부 제한이 있지만 널리 사용되는 결과를 가져왔다.일반적으로 PERT라고 불리는 방식이 STA에서 일반적으로 사용됩니다.그러나 PERT는 명칭이 잘못되어 있으며, 대부분의 타이밍 분석 문헌에서 언급되고 있는 이른바 PERT 방식은 프로젝트 관리에 널리 사용되는 CRM(Critical Path Method)을 말한다.CPM 기반 방식이 현재 널리 사용되고 있지만, 깊이 우선 검색 등 회로 그래프를 통과하는 다른 방법이 다양한 타이밍 아나라이저에 의해 사용되고 있습니다.

인터페이스 타이밍 분석

칩 설계의 많은 일반적인 문제는 설계의 다른 컴포넌트 간의 인터페이스 타이밍과 관련되어 있습니다.이는 불완전한 시뮬레이션 모델, 인터페이스 타이밍을 적절히 검증하기 위한 테스트 케이스의 부족, 동기 요건, 잘못된 인터페이스 사양, '블랙박스'로 제공되는 컴포넌트에 대한 설계자의 이해 부족 등을 포함한 많은 요인으로 인해 발생할 수 있습니다.인터페이스의 실장이 기능 사양에 준거하고 있는 것을 검증하기 위한 특정 CAD 툴이 있는 것처럼 인터페이스 타이밍을 분석하도록 명시적으로 설계된 특수한 CAD 툴이 있습니다(모델 체크 등의 기술을 사용).

Statistic Static Timing Analysis(SSTA; 통계 스태틱타이밍 분석)

Statistic Static Timing Analysis(SSTA; 통계 스태틱타이밍 분석)는 집적회로의 프로세스 및 환경변화의 복잡성에 대처하기 위해 점점 더 필요해지고 있는 절차입니다.

「 」를 참조해 주세요.

메모들

  1. ^ Kirkpatrick, TI & Clark, NR (1966). "PERT as an aid to logic design". IBM Journal of Research and Development. IBM Corp. 10 (2): 135–141. doi:10.1147/rd.102.0135.
  2. ^ McWilliams, T.M. (1980). "Verification of timing constraints on large digital systems" (PDF). Design Automation, 1980. 17th Conference on. IEEE. pp. 139–147.
  3. ^ G. Martin; J. Berrie; T. Little; D. Mackay; J. McVean; D. Tomsett; L. Weston (1981). "An integrated LSI design aids system". Microelectronics Journal. Vol. 12, no. 4. doi:10.1016/S0026-2692(81)80259-5.
  4. ^ Hitchcock, R. and Smith, G.L. and Cheng, D.D. (1982). "Timing analysis of computer hardware". IBM Journal of Research and Development. IBM. 26 (1): 100–105. CiteSeerX 10.1.1.83.2093. doi:10.1147/rd.261.0100.{{cite journal}}: CS1 maint: 여러 이름: 작성자 목록(링크)

레퍼런스

  • Lavagno, Martin 및 Scheffer의 집적회로를 위한 전자설계 자동화 핸드북, ISBN 0-8493-3096-3 현장조사.이 기사는 사친 사파트네카르의 제2권 제8장 '정적 타이밍 분석'에서 인용한 것이다.
  • 나노미터 설계를 위한 정적 타이밍 분석, R.Chadha and J. Bhasker, ISBN 978-0-387-93819-6, Springer, 2009.