응용 프로그램 고유의 집적회로

Application-specific integrated circuit
응용 프로그램 고유의 집적회로(ASIC) 칩 트레이

응용 프로그램 고유집적회로(ASIC/'e's'k/)는 범용이 아닌 특정 용도에 맞게 맞춤화된 집적회로(IC) 칩입니다.예를 들어 디지털보이스 레코더 또는 고효율 비디오코덱(AMD VCE 등)에서 동작하도록 설계된 칩은 ASIC입니다.Application-Specific Standard Product(ASP; 특정 용도 표준 제품) 칩은 ASIC와 7400 시리즈4000 시리즈 [1]등의 업계 표준 집적회로 사이의 중간 칩입니다.ASIC 칩은 일반적으로 MOS 집적회로 [2]으로서 MOS(Metal-Oxide-Semiconductor) 기술을 사용하여 제조됩니다.

기능 사이즈가 작아지고 설계 툴이 개선됨에 따라 ASIC에서 가능한 최대 복잡도(및 기능)는 5,000개의 로직 게이트에서 1억 개 이상으로 증가했습니다.최신 ASIC에는 마이크로프로세서 전체, ROM, RAM, EEPROM, 플래시 메모리 및 기타 대형 구성 요소가 포함되어 있는 경우가 많습니다.이러한 ASIC는 종종 SoC(System-on-Chip)라고 불립니다.디지털 ASIC 설계자는 많은 경우 [1]Verilog나 VHDL 의 Hardware Description Language(HDL; 하드웨어 기술 언어)를 사용하여 ASIC의 기능을 기술합니다.

Field-Programmable Gate Array(FPGA; 필드 프로그래머블 게이트 어레이)는 브레드보드의 최신 기술 향상입니다.즉, ASIC와 달리 애플리케이션 고유의 어레이가 아닙니다.프로그래머블 로직블록과 프로그래머블인터커넥트를통해많은다른어플리케이션에서같은FPGA를사용할수있습니다.소규모 설계 또는 생산량이 적은 경우, FPGA는 생산 시에도 ASIC 설계보다 비용 효율이 높을 수 있습니다.ASIC의 Non-Recurring Engineering(NRE; 비재귀 엔지니어링) 비용은 수백만 달러에 이를 수 있습니다.따라서 장치 제조업체는 일반적으로 시제품 제작 및 생산량이 적은 장치에 [citation needed]FPGA를 선호하며, 많은 장치에 걸쳐 NRE 비용을 상각할 수 있는 매우생산량에 ASIC를 선호한다.

역사

초기 ASIC는 게이트 어레이 기술을 사용했습니다.1967년까지 Feranti와 Interdesign은 초기 바이폴라 게이트 어레이를 제조했습니다.1967년 Fairchild Semiconductor는 Micromatrix 계열의 양극성 다이오드-트랜지스터 로직(DTL) 및 트랜지스터-트랜지스터 로직([2]TTL) 어레이를 발표했습니다.

상보적인 금속 산화물 반도체(CMOS) 기술이 게이트 어레이의 광범위한 상용화의 문을 열었습니다.최초의 CMOS 게이트 어레이는 1974년 International Microcircuits, Inc.(IMI)[2]를 위해 [3][4]Robert Lip에 의해 개발되었습니다.

금속산화물반도체(MOS) 표준전지 기술은 1970년대에 Fairchild와 Motorola에 의해 Micromosaic과 Polycell이라는 상표명으로 도입되었습니다.이 기술은 이후 VLSI 테크놀로지(1979년 설립)와 LSI 로직(1981년 [2]설립)에 의해 성공적으로 상용화됐다.

1981년과 1982년에 도입된 보급형 8비트 ZX81ZX Spectrum 개인용 컴퓨터에서 게이트 어레이 회로의 성공적인 상용 적용이 발견되었습니다.이는 기본적으로 Sinclair Research(영국)가 컴퓨터 그래픽 처리를 위한 저비용 I/O 솔루션으로 사용한 것입니다.

금속 인터커넥트마스크를 변경함으로써 커스터마이즈가 이루어졌습니다.게이트 어레이는 최대 수천 개의 게이트가 복잡했습니다.이것을 미드레인지 통합이라고 부릅니다.이후 버전은 금속 및 폴리실리콘 층에 의해 커스터마이즈된 서로 다른 베이스 다이로 더욱 일반화되었습니다.일부 기본 다이에는 랜덤 액세스 메모리(RAM) 요소도 포함됩니다.

표준 셀 설계

1980년대 중반, 설계자는 ASIC 제조자를 선택하고 제조자가 제공하는 설계 도구를 사용하여 설계를 구현했습니다.서드파티제 설계도구를 이용할 수 있었지만, 서드파티제 설계도구에서 다양한 ASIC 제조사의 레이아웃 및 실제 반도체 프로세스 성능 특성에 대한 효과적인 연계는 없었습니다.대부분의 설계자는 공장 고유의 도구를 사용하여 설계 구현을 완료했습니다.이 문제에 대한 해결책은 훨씬 더 높은 밀도 장치를 산출한 것으로, 표준 [5]의 구현이었습니다.모든 ASIC 제조업체는 전파 지연, 캐패시턴스, 인덕턴스 등 기존의 전기적 특성을 가진 기능 블록을 만들 수 있으며, 이러한 기능 블록은 서드파티 도구로도 나타낼 수 있습니다.표준 셀 설계는 매우 높은 게이트 밀도와 우수한 전기 성능을 달성하기 위해 이러한 기능 블록을 사용하는 것입니다.표준 셀 설계는 § 게이트 어레이와 세미 커스텀 설계 및 § 커스텀 설계 사이의 중간 단계로, 엔지니어링 비용과 반복적인 컴포넌트 비용, 성능 및 개발 속도(출시 시간 포함) 에서 이루어집니다.

1990년대 후반에는 논리 합성 도구를 사용할 수 있게 되었다.이러한 툴은 HDL 기술을 게이트 수준의 넷리스트컴파일 할 수 있습니다.표준 셀 집적회로(IC)는 전자기기 설계 흐름이라고 불리는 다음과 같은 개념적 단계에서 설계되지만 실제로는 이러한 단계가 상당히 중복됩니다.

  1. 요건 엔지니어링: 설계 엔지니어 팀은 보통 요건 분석에서 도출되는 새로운 ASIC에 필요한 기능을 비공식적으로 이해하는 것으로 시작합니다.
  2. Register-Transfer Level(RTL; 등록 전송 수준) 설계:설계팀은 하드웨어 기술 언어를 사용하여 이러한 목표를 달성하기 위해 ASIC 기술을 구축합니다.이 과정은 컴퓨터 프로그램을 고급 언어로 작성하는 것과 유사합니다.
  3. 기능 검증:목적에 대한 적합성은 기능 검증을 통해 검증된다.여기에는 테스트 벤치를 통한 논리 시뮬레이션, 공식 검증, 에뮬레이션, 또는 Simics와 같이 동등한 순수 소프트웨어 모델 생성 및 평가와 같은 기술이 포함될 수 있습니다.각 검증 기법에는 장점과 단점이 있으며, ASIC 검증에는 대부분의 경우 여러 가지 방법이 함께 사용됩니다.대부분의 FPGA와 달리 ASIC는 일단 제작되면 재프로그래밍할 수 없기 때문에 완전히 올바르지 않은 ASIC 설계는 비용이 많이 들기 때문에 완전한 테스트 적용범위의 필요성이 높아집니다.
  4. 논리 합성:로직 합성은 RTL 설계를 표준 셀이라고 불리는 하위 수준의 구성체들의 대규모 집합으로 변환합니다.이러한 구조는 특정 기능을 수행하는 논리 게이트의 사전 특성화된 집합으로 구성된 표준라이브러리에서 가져온 것이다.표준 셀은 일반적으로 ASIC의 계획된 제조업체에 고유합니다.결과적으로 표준 셀과 이들 셀 사이에 필요한 전기 연결의 집합은 게이트 레벨 넷리스트라고 불립니다.
  5. 배치:게이트 레벨의 넷 리스트는 배치 툴에 의해 처리되며, 배치 툴은 표준 셀을 최종 ASIC를 나타내는 집적회로 다이의 영역에 배치합니다.배치 도구는 다양한 지정된 제약 조건에 따라 표준 셀의 최적화된 배치를 찾으려고 합니다.
  6. 라우팅:전자제품 라우팅 툴은 표준 셀을 물리적으로 배치하고 넷리스트를 사용하여 셀 간의 전기적 접속을 확립한다.검색 공간이 넓기 때문에 이 프로세스에서는 "전역적으로 최적의" 솔루션이 아닌 "충분한" 솔루션이 생성됩니다.출력은 물리적 집적회로를 제조하기 위해 일반적으로 '팹' 또는 '파운드리'라고 불리는 반도체 제조 설비를 가능하게 하는 일련의 포토마스크를 생성하는 데 사용할 수 있는 파일입니다.배치와 배선은 밀접하게 관련되어 있으며, 전자기기 설계에서는 장소와 경로로 통칭됩니다.
  7. 사인오프: 최종 레이아웃이 주어지면 회로 추출은 기생 저항과 용량을 계산합니다.디지털 회로의 경우, 일반적으로 정적 타이밍 분석을 통해 회로 성능을 추정할 수 있는 지연 정보로 매핑됩니다.이 테스트 및 설계 규칙 확인 및 전력 분석과 같은 기타 최종 테스트(총칭 사인오프)는 디바이스가 프로세스, 전압 및 온도의 모든 극단에서 올바르게 기능하도록 하기 위한 것입니다.이 테스트가 완료되면 칩 제작을 위해 포토마스크 정보가 공개됩니다.

이러한 스텝은 업계에서 일반적인 수준의 스킬을 사용하여 구현되며, 물리적인 제조 [6]프로세스에서 나중에 결함이 발생하지 않는 한 거의 항상 원래의 설계를 올바르게 구현하는 최종 디바이스를 생성합니다.

설계 흐름이라고도 하는 설계 단계는 표준 제품 설계에도 공통적입니다.중요한 차이점은 표준 셀 설계는 잠재적으로 수백 개의 다른 설계 구현에서 사용된 제조사의 셀 라이브러리를 사용하므로 전체 사용자 정의 설계보다 훨씬 낮은 위험성을 지닌다는 것이다.표준 셀은 비용 효율이 뛰어난 설계 밀도를 제공하며 게이트 어레이와 달리 IP 코어와 정적 랜덤 액세스 메모리(SRAM)를 효과적으로 통합할 수도 있습니다.

게이트 어레이 및 세미 커스텀 설계

사전 정의된 논리 셀과 사용자 정의 상호 연결을 보여주는 게이트 배열 ASIC 현미경 사진.이 특정 설계에서는 사용 가능한 논리 게이트의 20% 미만이 사용됩니다.

게이트 어레이 설계는 각각 트랜지스터 및 기타 활성 장치로 구성된 확산층을 미리 정의하고 이러한 장치를 포함하는 전자 웨이퍼제조 공정의 금속화 단계 전에 "재고 보유" 또는 연결 해제하는 제조 방법입니다.물리 설계 프로세스에서는 최종 디바이스에 대한 이들 레이어의 상호 접속을 정의합니다.대부분의 ASIC 제조원에서는 이 층은 2~9개의 금속 층으로 구성되어 있으며 각 층은 그 아래 층과 수직이 됩니다.포토 리소그래픽 마스크는 금속 층에만 필요하기 때문에 반복되지 않는 엔지니어링 비용은 전체 맞춤 설계보다 훨씬 낮습니다.금속화는 비교적 빠른 프로세스이기 때문에 생산 주기가 훨씬 짧습니다. 따라서 시장 출시 기간이 단축됩니다.

게이트 어레이 ASIC는 제조사가 재고 웨이퍼로 보유하고 있는 것에 특정 설계를 매핑하여 회로 사용률을 100%로 제공하지 않기 때문에 항상 신속한 설계와 성능의 타협입니다.인터커넥트를 라우팅하는 데 어려움이 있으면 부품 가격이 상승하여 대규모 어레이 디바이스로 이행해야 하는 경우가 많습니다.이러한 어려움은 인터커넥트 개발에 사용되는 레이아웃 EDA 소프트웨어의 결과인 경우가 많습니다.

순수 논리 전용 게이트 어레이 설계는 오늘날 회로 설계자에 의해 구현되는 경우가 거의 없으며, 필드 프로그래밍 가능한 장치로 거의 대체되었습니다.이러한 장치 중 가장 두드러진 것은 사용자가 프로그래밍할 수 있는 Field-Programmable Gate Array(FPGA; 필드 프로그램 가능 게이트 어레이)입니다. 따라서 최소한의 공구 비용, 비반복 엔지니어링, 약간의 부품 비용 증가 및 동등한 성능을 제공합니다.

현재 게이트 어레이는 CPU, 디지털 신호 프로세서 유닛, 페리페럴, 표준 인터페이스, 통합 메모리, SRAM재구성 가능한 비커밋 로직 블록과 같은 대규모 IP 코어로 구성된 구조화된 ASIC로 발전하고 있습니다.이 변화는 ASIC 디바이스가 대규모 시스템 기능 블록을 통합할 수 있기 때문에 크게 발생합니다.또, 칩상의 시스템(SoC)에는, 기능 유닛이나 기본적인 상호 접속 뿐만이 아니라, 글루 로직, 통신 서브 시스템(Network on Chip 등), 페리페럴, 및 그 외의 컴퍼넌트가 필요합니다.

현장에서 자주 사용되는 용어 중 "게이트 어레이"와 "세미 커스텀"은 ASIC를 지칭할 때 동의어입니다.프로세스 엔지니어는 일반적으로 "세미 커스텀"이라는 용어를 사용하는 반면, "게이트 어레이"는 논리(또는 게이트 레벨) 설계자에 의해 더 일반적으로 사용됩니다.

풀 커스텀 설계

커스텀 ASIC(486 칩셋)의 현미경 사진.상부에는 게이트 기반 설계를, 하부에는 커스텀 회로를 나타냅니다.

반면 풀 커스텀 ASIC 설계에서는 디바이스의 [5]모든 포토 리소그래피 레이어가 정의됩니다.풀 커스텀 설계는 ASIC 설계와 표준 제품 설계 모두에 사용됩니다.

풀 커스텀 설계의 이점으로는 면적의 삭감(따라서 반복적인 컴포넌트 비용), 퍼포먼스의 향상, 아날로그 컴포넌트와 칩상의 시스템을 형성하는 마이크로프로세서 코어등의 미리 설계된 컴포넌트의 통합(즉, 완전하게 검증된)이 있습니다.

풀 커스텀 설계의 단점은 제조 및 설계 시간의 증가, 반복되지 않는 엔지니어링 비용의 증가, 컴퓨터 지원 설계(CAD) 및 전자 설계 자동화 시스템의 복잡성 증가, 설계 팀의 기술 요건의 증가입니다.

그러나 디지털 전용 설계의 경우 "표준 셀" 셀 라이브러리는 최신 CAD 시스템과 함께 낮은 위험으로 상당한 성능/비용 이점을 제공할 수 있습니다.자동 배치 도구는 빠르고 사용하기 쉬우며, 또한 설계의 성능 제한적인 측면을 "수동 조작"하거나 수동으로 최적화할 수 있습니다.

이것은 기본 논리 게이트, 회로 또는 설계를 위한 레이아웃을 사용하여 설계됩니다.

구조화 설계

구조화된 ASIC 설계('플랫폼 ASIC 설계'라고도 함)는 반도체 업계에서 비교적 새로운 추세이며, 그 정의에는 다소 차이가 있습니다.단, 구조화 ASIC의 기본 전제는 미리 정의된 금속층이 있고(이를 통해 제조시간을 단축), 실리콘상에 있는 것을 미리 특성화함으로써(이를 통해 설계사이클시간을 단축) 셀 기반 ASIC에 비해 제조사이클시간과 설계사이클시간을 모두 단축하는 것이다.

Foundations of Embedded Systems의 정의는 다음과 같습니다.[7]

「구조화된 ASIC」설계에서는, 디바이스의 로직 마스크 레이어는, ASIC 벤더(또는 경우에 따라서는 서드 파티)에 의해서 미리 정의됩니다.설계의 차별화 및 커스터마이즈는 사전 정의된 하위 계층 논리 요소 간에 커스텀 연결을 만드는 커스텀 메탈 계층을 생성함으로써 달성됩니다."Structured ASIC" 테크놀로지는 필드 프로그래밍 가능한 게이트 어레이와 "Standard-Cell" ASIC 설계 간의 갭을 메우는 것으로 간주됩니다.커스텀 제작이 필요한 칩 층은 극히 적기 때문에, 「구조화 ASIC」설계는, 「표준 셀」칩이나 「풀 커스텀」칩에 비해, 비재귀적인 지출(NRE)이 훨씬 적어, 모든 설계에 풀 마스크 세트를 제작할 필요가 있습니다.

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이는 사실상 게이트 배열과 동일한 정의입니다.구조화된 ASIC와 게이트 어레이를 구별하는 것은 게이트 어레이에서 미리 정의된 금속층이 제조 공정을 빠르게 하는 데 도움이 된다는 것입니다.구조화된 ASIC에서 사전 정의된 메탈라이제이션의 사용은 주로 마스크 세트의 비용을 절감하고 설계 사이클 시간을 대폭 단축하는 것입니다.

예를 들어 셀 기반 또는 게이트 배열 설계에서는 사용자가 전력, 클럭 및 테스트 구조를 직접 설계해야 하는 경우가 많습니다.이와는 대조적으로 대부분의 구조화된 ASIC에서 미리 정의되어 있기 때문에 게이트 어레이 기반 설계에 비해 설계자의 시간과 비용을 절약할 수 있습니다.마찬가지로 구조화된 ASIC에 사용되는 설계 도구는 셀 기반 도구보다 훨씬 저렴하고 사용하기 쉬울 수 있습니다.셀 기반 도구가 수행하는 모든 기능을 수행할 필요가 없기 때문입니다.경우에 따라서는 구조화된 ASIC 벤더가 디바이스용으로 커스터마이즈된 툴(예를 들어 커스텀 물리 합성)을 사용할 필요가 있기 때문에 설계를 보다 신속하게 제조에 도입할 수 있습니다.

셀 라이브러리, IP 기반 설계, 하드 매크로 및 소프트 매크로

논리 프리미티브의 셀 라이브러리는 일반적으로 디바이스 제조원에 의해 서비스의 일부로 제공됩니다.추가 비용은 발생하지 않지만, 이러한 릴리스는 기밀유지계약(NDA)의 조건에 따라 적용되며 제조업체는 이를 지적 재산으로 간주합니다.통상, 이러한 물리 설계는 「하드 매크로」라고 불릴 수 있도록 사전에 정의됩니다.

대부분의 엔지니어가 「지적 재산」이라고 인식하고 있는 은, 대규모 ASIC의 서브 컴퍼넌트로서 서드파티로부터 구입한 설계인 IP 코어입니다.하드웨어 기술 언어(종종 "소프트 매크로"라고 함) 또는 ASIC 마스크에 직접 인쇄될 수 있는 완전 루티드 설계(종종 "하드 매크로"라고 함)로 제공될 수 있습니다.현재 많은 조직이 CPU, 이더넷, USB 또는 전화 인터페이스 등 미리 설계된 코어를 판매하고 있으며, 대규모 조직에서는 다른 조직용으로 코어를 생산하기 위해 부서 또는 부서 전체를 운영하고 있을 수 있습니다.ARM(Advanced RISC Machines)은 IP 코어만을 판매하기 때문에 팹리스 메이커입니다.

사실, 구조화된 ASIC 설계에서 현재 이용 가능한 광범위한 기능은 1990년대 후반과 2000년대 초반에 전자제품이 극적으로 개선되었기 때문에, 코어를 만드는 데 많은 시간과 투자가 필요하기 때문에, 코어의 재사용과 추가 개발은 제품 사이클 시간을 극적으로 단축하고 더 나은 제품을 만들어 냅니다.또한 OpenCores와 같은 오픈 소스 하드웨어 조직은 하드웨어 설계에서의 오픈 소스 소프트웨어 움직임과 병행하여 무료 IP 코어를 수집하고 있습니다.

소프트 매크로는 프로세스에 의존하지 않는 경우가 많습니다(즉, 광범위한 제조 공정 및 다양한 제조 업체에서 제조할 수 있습니다).하드 매크로는 프로세스가 한정되어 있기 때문에 다른 프로세스 또는 제조원으로 이행(포트)하기 위해서는 일반적으로 추가 설계 작업이 필요합니다.

멀티프로젝트 웨이퍼

일부 제조업체와 IC 디자인 하우스는 저렴한 시제품을 얻기 위한 방법으로 MPW(Multi-Project Wafer Service)를 제공하고 있습니다.흔히 셔틀이라고 불리는 이러한 MPW는 여러 개의 설계를 포함하고 있으며, "컷 앤 고(cut and go)" 기준으로 정기적이고 예정된 간격으로 작동하며, 일반적으로 제조업체 측에서는 제한적인 책임을 지게 됩니다.이 계약에는 베어 다이의 납품이나 소수의 장치의 조립 및 패키징이 포함됩니다.이 서비스에는 일반적으로 물리적 설계 데이터베이스(즉, 마스킹 정보 또는 패턴 생성(PG) 테이프)의 공급이 포함됩니다.제조업체는 공정의 관여도가 낮기 때문에 종종 "실리콘 주조 공장"으로 불립니다.

응용 프로그램 고유의 표준 제품

르네사스 M66591GP: USB2.0 주변기기 컨트롤러

응용 프로그램 고유의 표준 제품 또는 ASSP는 광범위한 시장에 어필하는 특정 기능을 구현하는 집적회로입니다.ASSP는 일련의 기능을 조합하여1개의 고객에 의해 또는1개의 고객을 위해 설계된ASIC와 달리 시판 컴포넌트로 사용할 수 있습니다.ASSP는 자동차에서 [citation needed]통신에 이르기까지 모든 산업에서 사용됩니다.일반적으로 데이터 북에서 설계를 찾을 수 있다면 ASIC가 아닐 수 있지만 [clarification needed]몇 가지 예외가 있습니다.

예를 들어 ASIC로 간주되거나 간주되지 않는2개의 IC는 PC용 컨트롤러 칩과 모뎀용 칩입니다.이러한 예는 모두 애플리케이션(ASIC의 일반적인 것)에 고유한 것이지만, 많은 다른 시스템 벤더(표준 부품에 일반적인 것)에 판매되고 있습니다.이러한 ASIC는 Application-Specific Standard Product(ASSP; 특정 용도 표준 제품)이라고 불리기도 합니다.

ASSP의 예로는 부호화/복호화 칩, 이더넷네트워크 인터페이스 컨트롤러 칩 등이 있습니다.

IEEE는 ASSP [8]매거진을 발행하기 위해 사용되었으며 1990년에 IEEE Signal Processing Magazine으로 이름이 변경되었습니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ a b Barr, Keith (2007). ASIC Design in the Silicon Sandbox: A Complete Guide to Building Mixed-signal Integrated Circuits. New York: McGraw-Hill. ISBN 978-0-07-148161-8. OCLC 76935560.
  2. ^ a b c d "1967: Application Specific Integrated Circuits employ Computer-Aided Design". The Silicon Engine. Computer History Museum. Retrieved 9 November 2019.
  3. ^ Lipp, Bob oral history. Computer History Museum. Computer History Museum. 14 February 2017. Retrieved 28 January 2018.
  4. ^ "People". The Silicon Engine. Computer History Museum. Retrieved 28 January 2018.
  5. ^ a b Smith, Michael John Sebastian (1997). Application-Specific Integrated Circuits. Addison-Wesley Professional. ISBN 978-0-201-50022-6.
  6. ^ Hurley, Jaden Mclean & Carmen. (2019). Logic Design. EDTECH. ISBN 978-1-83947-319-7. OCLC 1132366891.
  7. ^ Barkalov, Alexander; Titarenko, Larysa; Mazurkiewicz, Małgorzata (2019). Foundations of Embedded Systems. Studies in Systems, Decision and Control. Vol. 195. Cham: Springer International Publishing. doi:10.1007/978-3-030-11961-4. ISBN 9783030119607. S2CID 86596100.
  8. ^ IEEE ASSP 제2호, 제1부 - 1984년 4월

원천

외부 링크