배치(전자 설계 자동화)

Placement (electronic design automation)

배치는 전자 설계 자동화의 필수 단계입니다.물리 설계 흐름 중 칩의 코어 영역 내에 있는 다양한 회로 컴포넌트의 정확한 위치를 할당하는 부분입니다.배치 할당이 부족하면 칩의 퍼포먼스에 영향을 줄 뿐만 아니라 사용 가능한 라우팅 리소스를 초과하는 와이어 길이를 생성함으로써 칩을 제조할 수 없게 될 수 있습니다.그 결과, 레이서는 회로가 성능 요구를 만족시키는 것을 보증하기 위해 많은 목표를 최적화하면서 할당을 수행해야 한다.IC 설계의 배치 단계와 라우팅 단계를 함께 장소와 경로라고 합니다.

페이서는 기술 라이브러리와 함께 소정의 합성회로 넷리스트를 가져와 유효한 배치 레이아웃을 생성한다.레이아웃은 전술한 목적에 따라 최적화되어 셀 크기 조정과 버퍼링을 할 수 있습니다.이것은 타이밍과 신호의 무결성 만족에 필수적인 단계입니다.클럭 트리 합성 및 라우팅이 이어지며 물리 설계 프로세스가 완료됩니다.대부분의 경우 물리적 설계 흐름의 일부 또는 전체가 설계 폐쇄가 이루어질 때까지 여러 번 반복됩니다.

응용 프로그램 고유의 집적회로(ASIC)의 경우 칩의 코어 레이아웃 영역은 일부 또는 공백이 없는 다수의 고정 높이 행으로 구성됩니다.각 행은 회로 컴포넌트가 점유할 수 있는 다수의 사이트로 구성됩니다.무료 사이트는 어떤 구성 요소도 점유하지 않는 사이트입니다.회로 구성요소는 표준 셀, 매크로 블록 또는 I/O 패드 중 하나입니다.표준 셀의 높이는 행의 높이와 동일하지만 폭은 다양합니다.셀의 폭은 사이트의 정수입니다.반면, 블록은 일반적으로 셀보다 크고 여러 행의 길이를 늘릴 수 있는 가변 높이를 가집니다.블록에 따라서는 예를 들어 이전 플로어 플래닝 프로세스에서 미리 할당된 위치가 있을 수 있습니다.이것에 의해, 트레이서의 태스크는 셀만을 위한 로케이션 할당으로 제한됩니다.이 경우 블록은 일반적으로 고정 블록으로 참조됩니다.또는 일부 또는 모든 블록에 사전 할당된 위치가 없을 수 있습니다.이 경우 일반적으로 혼합 모드 배치라고 불리는 셀과 함께 배치해야 합니다.

ASIC와 더불어 필드 프로그래머블 게이트 어레이(FPGA) 등의 게이트 어레이 구조에서 배치는 가장 중요한 중요성을 유지합니다.FPGA에서 배치는 라우팅의 후속 단계의 완료를 보증하는 방식으로 회로의 서브서킷을 프로그램 가능한 FPGA 로직 블록에 매핑합니다.

목적과 제약

배치는 일반적으로 제한된 최적화의 문제로 공식화됩니다.제약사항은 넷리스트 내의 모든 인스턴스 간의 중복을 제거하는 것입니다.최적화 목표는 다음과 같은 여러 가지입니다.

  • 총 와이어 길이: 기존 플래커의 주된 목적은 와이어 길이(설계상의 모든 와이어 길이의 합)를 최소화하는 것입니다.이것에 의해, 칩의 사이즈와 코스트를 최소한으로 억제할 수 있을 뿐만 아니라, 와이어의 길이에 비례하는 전력과 지연도 최소한으로 억제할 수 있습니다(이것은 긴 와이어에 추가 버퍼링이 삽입되어 있는 것을 전제로 하고 있습니다.현대의 설계 플로우는 모두 이 처리를 실시합니다).
  • 타이밍: 칩의 클럭 사이클은 가장 긴 경로(일반적으로 임계 경로라고 함)의 지연에 의해 결정됩니다.퍼포먼스 사양을 지정하면 레이서는 지정된 최대 지연을 초과하는 지연이 있는 경로가 존재하지 않도록 해야 합니다.
  • 폭주:총 라우팅 리소스를 충족하기 위해 총 와이어 길이를 최소화해야 하지만 칩 코어 영역의 다양한 로컬 영역 내에서 라우팅 리소스를 충족해야 합니다.congestion 지역에서는 과도한 라우팅 우회 또는 모든 루트를 완료할 수 없게 되는 경우가 있습니다.
  • 힘:전력 최소화 일반적으로 세포 구성 요소 중 핫 스팟을 완화시키고, 온도 경사도 원활한 전체 전력 소비를 줄이는 위치를 배정하다.
  • 부차적인 목적이 배치 런타임 최소화.

기본 기술들

배치 세계적인 배치와 상세한 배치로 나뉜다.지구 배치 국제적인 규모에서는 경미한 중복되고 적절한 위치에 모든 인스턴스를 배포하여 극적인 변화를 소개하고 있다.근처의 법적 위치로 아주 온건한 레이아웃 변화에 대한 자세한 배치 교대로 각 인스턴스입니다.배치와 전체적인 디자인 품질 가장 세계적인 배치 성능에 의존하고 있다.

초기에 집적회로의 배치는 조합적 접근법에 의해 처리된다.IC 설계가 천 게이트 규모일 때, TimberWolf와 같은[2] 모의 어닐링[1] 방법론이 최고의 성능을 발휘합니다.IC 설계가 백만 스케일 통합에 들어가면서 Capo와 같은 [4]재귀 하이퍼그래프 분할에[3] 의해 배치되었습니다.

2차 배치는 나중에 품질과 안정성 모두에서 조합 솔루션을 능가했다.GODIAN은[5] 재귀 분할을 통해 셀을 분산시키면서 와이어렝스 비용을 2차 함수로 공식화합니다.알고리즘은[6] 배치 밀도를 2차 비용 함수로 선형 항으로 모형화하고 배치 문제를 순수 2차 프로그래밍으로 해결합니다.현대식 2차 플래커의 대부분(Kraft)Werk,[7] FastPlace,[8] SimPL[9])는 각각 선형 밀도 힘을 결정하는 방법에 대한 다른 휴리스틱을 가진 이 프레임워크를 따른다.

비선형 배치는 알고리즘의 다른 범주에 비해 더 나은 성능을 제공합니다.첫 번째 접근방식은[10] 더 나은 정확도를 달성하기 위해 지수(비선형) 함수에 의한 와이어 길이 및 국소 부분별 2차 함수에 의한 밀도를 모델링하여 품질을 향상시킵니다.후속 학술 작업에는 주로 APlace와[11] NTUplace가 [12]포함됩니다.

ePlace는[13] 최첨단 글로벌 배치 알고리즘입니다.정전 필드를 시뮬레이션하여 인스턴스를 분산시키고 최소한의 품질 오버헤드를 도입하여 최고의 성능을 달성합니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ S. 커크패트릭, C. D. G. 주니어, M. P. Vecchi.시뮬레이트된 어닐링에 의한 최적화.과학, 220(4598):671~680, 1983.
  2. ^ C. Sechen과 A.Sangiovanni-Vincentelli.TimberWolf 3.2: 새로운 표준 셀 배치 및 글로벌 라우팅 패키지.DAC에서는 페이지 432~439, 1986.
  3. ^ George Karypis, Rajat Aggarwal, Vipin Kumar, Shashi Shekhar.멀티레벨 하이퍼그래프 파티션화: VLSI 도메인 내의 애플리케이션.DAC, 페이지 526 - 529, 1997.
  4. ^ Caldwell, A.E.; Kahng, A.B.; Markov, I.L. (June 2000). "Can recursive bisection alone produce routable placements?". Proceedings of the 37th Design Automation Conference. pp. 477–482. doi:10.1109/DAC.2000.855358.
  5. ^ Kleinhans, J.M.; Sigl, G.; Johannes, F.M.; Antreich, K.J. (March 1991). "GORDIAN: VLSI placement by quadratic programming and slicing optimization". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 10 (3): 356–365. doi:10.1109/43.67789. S2CID 15274014.
  6. ^ H. 아이젠만과 F. M. 요하네스일반적인 글로벌 배치와 플로어 플래닝.DAC에서는 페이지 269~274, 1998.
  7. ^ P. 스핀들러, U. 슐리히트만, F. M. 요하네스Kraftwerk2 - 정확한 순 모형을 사용한 빠른 힘 방향 2차 배치 접근법.IEEE TCAD, 27 (8) : 1398 ~1411, 2008.
  8. ^ N. Viswanathan, M. Pan 및 C.Chu. Fast Place 3.0: 배치 폭주 제어 기능이 있는 고속 다단계 2차 배치 알고리즘.ASPDAC의 페이지 135~140, 2007.
  9. ^ Kim, M.-C.; Lee D.-J.; Markov I.L. (January 2011). "SimPL: An Effective Placement Algorithm". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 31 (1): 50–60. doi:10.1109/TCAD.2011.2170567. S2CID 47293399.
  10. ^ W. C. Naylor, R. Donelly 및 L. Sha. 비선형 최적화 시스템 및 자동 전기 회로 플라이서의 와이어 길이 및 지연 최적화 방법.미국 특허 6301693, 2001.
  11. ^ A. B. Khang, S. Reda, Q.Wang, ICCAD 2005, 페이지 891-898의 "고품질 대규모 분석 페이서의 아키텍처 및 상세"
  12. ^ T.C. 첸, Z.W. 장, T.C.H.-C.첸, 그리고 Y.W. Chang.NTUPlace3:해석적 플레이서 대형 Mixed-Size 기술 심의 자료 Preplaced 블록과 밀도 제약의.IEEETCAD, 27(7):1228– 1240년, 2008년.
  13. ^ J. 루, P.첸 C.-C.장 씨, L. 그녀, DJ.-S.Huang, C.-C.덩과 C.-K.청,"ePlace:Electrostatics 대학 입학 시험의 AP를 이용한 네스테 로프의 Method", DAC2014년,를 대신하여 서명함. 1-6기초를 둔다.

기타 읽기/외부 링크