표준세포

Standard cell
세 개의 금속 층이 있는 작은 표준 셀의 렌더링(유전자가 제거됨) 모래 색깔 구조물은 금속 상호 연결로, 수직 기둥은 접촉하며, 일반적으로 텅스텐으로 연결된다. 불그스름한 구조물은 폴리실리콘 관문이며, 아래쪽의 고체는 결정 실리콘 덩어리다.
전압 기준(실험 표준)으로 사용되는 배터리는 Weston 셀과 Clark 셀을 참조하십시오.

반도체 설계에서 표준 셀 방법론은 디지털 로직 기능이 대부분인 애플리케이션별 집적회로(ASIC)를 설계하는 방식이다. 표준 셀 방법론은 설계 추상화의 한 예로서, 낮은 수준의 초대형 통합(VLSI) 레이아웃을 추상 논리 표현(NAND 게이트 등)으로 캡슐화한다.

셀 기반 방법론 - 표준 셀이 속하는 일반 세분류는 한 설계자가 디지털 설계의 높은 수준(논리적 기능) 측면에 초점을 맞추는 반면 다른 설계자는 구현(물리적) 측면에 초점을 맞추는 것을 가능하게 한다. 반도체 제조의 진보와 함께, 표준 셀 방법론은 설계자들이 ASIC를 비교적 단순한 단일 기능 IC에서 복잡한 수백만 개의 게이트 시스템 온-어-칩(SoC) 장치로 확장하는 데 도움을 주었다.

표준세포의 시공

표준 셀은 부울 논리 함수(예: AND, OR, XOR, XNOR, 인버터) 또는 저장 함수(플립플롭 또는 래치)를 제공하는 트랜지스터 및 인터커넥트 구조의 그룹이다.[1] 가장 간단한 셀은 훨씬 더 복잡한 셀이 일반적으로 사용되지만(예: 2비트 풀 애드더 또는 muxed D-input flipflop) 소자 NAND, NOR 및 XOR 부울 함수의 직접 표현이다. 셀의 부울 논리 함수를 논리 보기라고 하는데, 기능 동작은 진리표나 부울 대수 방정식(합성논리의 경우), 또는 상태 전환표(순차논리의 경우)의 형태로 포착된다.

일반적으로 표준 셀의 초기 설계는 트랜지스터 수준에서 트랜지스터 네트리스트 또는 개략도 뷰의 형태로 개발된다. 넷리스트는 트랜지스터, 서로 연결 및 외부 환경에 대한 그들의 터미널(포트)에 대한 졸음 기술이다. 이 넷리스트 생성 프로세스에 그래픽 사용자 인터페이스(GUI)를 제공하는 여러 가지 다른 컴퓨터 보조 설계(CAD) 또는 전자 설계 자동화(EDA) 프로그램을 사용하여 개략도 뷰를 생성할 수 있다. 설계자는 입력 자극(전압 또는 전류 파형)을 선언한 다음 회로의 시간 영역(아날로그) 응답을 계산하여 네트리스트의 전자적 동작을 시뮬레이션하기 위해 스파이스와 같은 추가 CAD 프로그램을 사용한다. 시뮬레이션은 넷리스트가 원하는 기능을 구현하는지 여부를 검증하고 전력 소비량 또는 신호 전파 지연과 같은 다른 관련 파라미터를 예측한다.

논리 및 넷리스트 뷰는 장치 제작이 아닌 추상적(알지브라틱) 시뮬레이션에만 유용하므로 표준 셀의 물리적 표현도 설계해야 한다. 레이아웃 보기라고도 하며, 이것은 일반적인 설계 관행에서 가장 낮은 수준의 설계 추상화다. 제조의 관점에서 표준 셀의 VLSI 레이아웃은 표준 셀의 실제 "제조 청사진"에 가장 가깝기 때문에 가장 중요한 관점이다. 레이아웃은 트랜지스터 소자의 서로 다른 구조에 해당하는 기본 층으로 구성되며, 트랜지스터 형성의 단자를 함께 결합하는 상호연결 배선 층과 층을 통해 구성된다.[1] 상호연결 배선 층은 일반적으로 번호가 매겨지며 각 순차적 층 사이의 특정 연결을 나타내는 층을 통해 특정된다. 비제조 레이어는 설계 자동화의 목적을 위해 레이아웃에 존재할 수도 있지만, 장소 및 경로(PNR) CAD 프로그램에 명시적으로 사용되는 레이어는 종종 별개지만 유사한 추상적 뷰에 포함된다. 추상 보기는 레이아웃보다 훨씬 적은 정보를 포함하고 있으며 LEF(Layout Extraction Format) 파일 또는 이와 동등한 파일로 인식될 수 있다.

레이아웃이 생성된 후, 추가 CAD 도구를 사용하여 여러 가지 일반적인 검증을 수행하는 경우가 많다. 설계 규칙 검사(DRC)는 설계가 주조 공장 및 기타 배치 요건을 충족하는지 검증한다. 그런 다음 PEX(Paramic EXtraction)를 수행하여 레이아웃에서 기생 속성을 가진 PEX-netlist를 생성한다. 그런 다음, 연결 모델이 동일한지 확인하기 위해 LVS(Layout Vs Schemic) 절차가 있는 개략도 넷리스트의 연결과 비교한다.[2]

그런 다음 PEX-netlist는 좀 더 정확한 타이밍, 전력 및 노이즈 모델을 달성하기 위해 (기생 특성을 포함하기 때문에) 다시 시뮬레이션할 수 있다. 이러한 모델은 Synopsys Liberty 형식으로 특징지어지는 경우가 많지만, 다른 Verilog 형식도 사용될 수 있다.

마지막으로, 강력한 장소 및 경로(PNR) 도구를 사용하여 모든 것을 한데 모으고 합성(생성)할 수 있다. VLSI(Very Large Scale Integration) 레이아웃은 고급 설계 넷리스트 및 바닥 평면에서 자동화된 방식으로 제공.

또한 셀 뷰 및 모델의 다른 측면을 검증하기 위해 많은 다른 CAD 도구를 사용할 수 있다. 그리고 다른 많은 이유들로 표준 세포를 이용하는 다양한 도구를 지원하기 위해 다른 파일들이 만들어질 수도 있다. 모든 표준 셀 변형의 사용을 지원하기 위해 만들어진 이러한 파일들은 모두 표준 셀 라이브러리로 집합적으로 알려져 있다.

일반적인 부울 함수의 경우 기능적으로 동등한 트랜지스터 네트리스트가 여러 가지 있다. 마찬가지로, 일반적인 넷리스트의 경우, 넷리스트의 성능 파라미터에 맞는 다양한 레이아웃이 있다. 설계자의 과제는 일반적으로 회로 다이 면적을 최소화함으로써 표준 셀 배치의 제조 비용을 최소화하는 동시에 셀의 속도 및 전력 성능 요건을 충족시키는 것이다. 따라서 통합 회로 배치는 이러한 프로세스를 지원하는 설계 도구가 존재함에도 불구하고 매우 노동 집약적인 작업이다.

도서관

표준 셀 라이브러리는 AND, OR, INVERT, 플립플롭, 래치, 버퍼와 같은 낮은 수준의 전자 로직 기능을 모아 놓은 것이다. 이 셀들은 높이가 고정된 가변 폭의 전체 사용자 지정 셀로 실현된다. 이들 도서관의 주요 측면은 높이가 고정되어 있어 줄지어 배치할 수 있어 자동화된 디지털 배치 과정이 쉬워진다는 점이다. 셀은 일반적으로 지연과 면적을 최소화하는 전체 사용자 지정 레이아웃에 최적화되어 있다.

일반적인 표준 셀 라이브러리에는 다음과 같은 두 가지 주요 구성요소가 있다.

  1. 라이브러리 데이터베이스 - 레이아웃, 도식, 기호, 추상 및 기타 논리적 또는 시뮬레이션 보기를 포함한 다수의 보기로 구성된다. 이로부터, 자동화된 "장소 및 경로" 도구에 충분할 정도로 셀 레이아웃에 관한 축소된 정보를 포함하는 Cadence LEF 형식과 Synopsys Milkeway 형식을 포함한 여러 가지 형식으로 다양한 정보를 캡처할 수 있다.
  2. 타이밍 추상 - 일반적으로 Liberty 형식으로, 각 셀에 대한 기능 정의, 타이밍, 전원 및 소음 정보를 제공한다.

표준 셀 라이브러리에는 다음과 같은 추가 구성요소가 포함될 수 있다.[3]

OR, INVERT 및 AND 게이트에서 구성할 수 있는 간단한 XOR 논리 게이트가 그 예다.

표준세포의 응용

엄밀히 말하면, 2입력 NAND 또는 NOR 함수는 임의의 부울 함수 세트를 형성하기에 충분하다. 그러나 현대 ASIC 설계에서 표준 셀 방법론은 셀의 상당한 라이브러리(또는 라이브러리)로 실행된다. 라이브러리는 일반적으로 영역과 속도가 다른 동일한 논리 함수의 여러 구현을 포함한다.[3] 이 다양성은 자동 합성, 장소 및 경로(SPR) 도구의 효율성을 향상시킨다. 간접적으로, 그것은 또한 설계자에게 구현 트레이드오프(면적 대 속도 대 전력 소비)를 수행할 수 있는 더 큰 자유를 준다. 표준 셀 설명의 전체 그룹은 일반적으로 기술 라이브러리라고 불린다.[3]

상용화된 전자 설계 자동화(EDA) 도구는 디지털 ASIC의 합성, 배치 및 라우팅을 자동화하기 위해 기술 라이브러리를 사용한다. 기술 라이브러리는 주조 공장 운영자에 의해 개발되고 배포된다. 라이브러리(설계 넷리스트 형식과 함께)는 SPR 프로세스의 여러 단계 간에 설계 정보를 교환하기 위한 기초가 된다.

합성

기술 라이브러리의 셀 논리 뷰를 이용하여, 로직 합성 도구는 ASIC의 레지스터-트랜스퍼 레벨(RTL) 설명을 기술 의존적인 넷리스트로 수학적으로 변환하는 과정을 수행한다. 이 과정은 소프트웨어 컴파일러가 높은 수준의 C-프로그램 목록을 프로세서 의존적인 어셈블리 언어 목록으로 변환하는 것과 유사하다.

넷리스트는 논리적 뷰 수준에서 ASIC 설계의 표준 셀 표현이다. 그것은 표준 셀 도서관 관문의 예와 관문 사이의 포트 연결로 구성되어 있다. 적절한 합성 기법은 합성된 네트리스트와 원래 RTL 기술 사이의 수학적 동등성을 보장한다. 넷리스트에는 매핑되지 않은 RTL 문과 선언이 없다.

높은 수준의 합성 도구는 C-레벨 모델(SystemC, ANSI C/C++) 설명을 기술 의존적인 넷리스트로 변환하는 과정을 수행한다.

배치

배치 도구는 ASIC의 물리적 구현을 시작한다. ASIC 설계자가 제공하는 2-D 평면도를 사용하여 플래커 도구는 네트리스트의 각 게이트에 대한 위치를 할당한다. 결과적으로 배치된 관문 네트리스트는 네트리스트의 각 표준 셀의 물리적 위치를 포함하지만 관문 단말기가 서로 어떻게 연결되어 있는지에 대한 추상적인 설명을 유지한다.

전형적으로 표준 셀은 적어도 하나의 차원에서는 일정한 크기를 가지며, 통합 회로의 줄에 정렬할 수 있다. 칩은 엄청난 수의 행(각 행 옆에 전원과 접지가 가동되는 것)으로 구성되며, 각 행은 다양한 셀로 채워져 실제 설계를 구성하게 된다. 플래커는 다음과 같은 특정 규칙을 준수한다. 각 관문에는 다이맵에서 고유한 (독점적인) 위치가 할당된다. 주어진 관문은 한 번 배치되며, 다른 관문의 위치를 차지하거나 겹칠 수 없다.

라우팅

배치 게이트 넷리스트와 라이브러리의 레이아웃 보기를 사용하여, 라우터는 신호 연결선과 전원 공급선을 모두 추가한다. 완전히 라우팅된 물리적 네트리스트에는 합성으로부터 게이트의 목록, 배치로부터 각 게이트의 위치, 라우팅으로부터 그려진 상호연결들이 포함되어 있다.

DRC/LVS

작은 표준 셀에서 볼 수 있는 시뮬레이션된 석판 및 기타 제작 결함.

DRC(Design Rule Check)와 LVS(Layout By Schemic)는 검증 프로세스다.[2] 현대적 심층계(0.13µm 이하)에서 신뢰할 수 있는 장치를 제작하려면 트랜지스터 간격, 금속 층 두께 및 전력 밀도 규칙을 엄격하게 준수해야 한다. DRC는 (주조업자가 제공한) 일련의 "파운드리 설계 규칙"과 물리적 넷리스트를 철저히 비교한 후 관찰된 위반사항에 대해 플래그를 지정한다.

LVS 프로세스는 레이아웃이 관련 개략도와 동일한 구조를 가지고 있음을 확인하며, 이는 일반적으로 레이아웃 프로세스의 마지막 단계다.[2] LVS 도구는 도식도 및 레이아웃에서 추출된 뷰를 입력으로 사용한다. 그런 다음 각각에서 넷리스트를 생성하여 비교한다. 노드, 포트 및 장치 사이징을 모두 비교한다. 동일하면 LVS 패스를 하고 설계자는 계속 진행할 수 있다. LVS는 트랜지스터 핑거가 초광폭 트랜지스터와 같다고 생각하는 경향이 있다. 따라서 LVS 공구는 4개의 트랜지스터(폭 1μm), 4개의 손가락 1μm 트랜지스터 또는 4μm 트랜지스터를 동일하게 본다. .lib 파일의 기능은 SPICE 모델에서 가져와 .lib 파일에 속성으로 추가될 것이다.

기타 세포 기반 방법론

"표준 셀"은 셀 기반 설계라고 불리는 설계 자동화 흐름의 보다 일반적인 등급에 속한다. 구조화된 ASIC, FPGA 및 CPLD는 셀 기반 설계의 변형이다. 설계자의 관점에서, 모두 동일한 입력 프런트엔드 즉, 설계의 RTL 설명을 공유한다. 그러나 이 세 가지 기법은 SPR 흐름(Syntheth size, Place-and-Route)과 물리적 구현의 세부 사항에서 상당히 다르다.

복잡도 측정

예를 들어 CMOS에서 디지털 표준 셀 설계의 경우, 복잡성 측정에 대한 공통 기술 독립적 측정 기준은 게이트 등가물(GE)이다.

참고 항목

참조

  1. ^ a b A. Kahng 외: "VLSI 물리적 설계: 그래프 분할에서 타이밍 마감까지", 스프링거(2011), doi:10.1007/978-90-481-9591-6, ISBN978-90-481-9590-9, 페이지 12-14.
  2. ^ a b c A. Kahng 외: "VLSI 물리적 설계: 그래프 파티셔닝에서 타이밍 마감까지(2011), doi:10.1007/978-90-481-9591-6, ISBN 978-90-481-9590-9, 페이지 10.
  3. ^ a b c D. 얀센 외 "The Electronic Design Automation Handbook", Springer(2003), doi:10.1007/978-0-387-73543-6, ISBN 978-14-020-7502-5, 페이지 398-420.

외부 링크

  • VLSI Technology - 이 사이트는 Graham Petley가 집필 중인 책의 지원 자료인 The Art of Standard Cell Library Design을 포함하고 있다.
  • Oklahoma State University - 이 사이트에는 퍼블릭 도메인 및 Mentor Graphics/Synopsys/Cadence Design System 도구를 사용하는 전체 System on Chip 표준 셀 라이브러리에 대한 지원 자료가 포함되어 있음

CBIC의 표준 세포 영역은 벽돌로 쌓은 벽처럼 표준 세포의 열을 쌓아 만든 것이다.

  • Virginia Tech - VTVT(Virginia Technology VLSI for Telecommunications)에서 개발한 표준 셀 라이브러리
  • ChipX - Standard Cell과 메탈 레이어 구성 가능한 칩 옵션의 흥미로운 개요.
  • 저전력 표준 셀 설계