JHDL
JHDLJHDL(Just-Another Hardware Description Language)은 주로 게이트 컬렉션을 Java 객체에 번들하는 객체 지향 접근 방식을 통해 회로를 구축하는 데 초점을 맞춘 저수준 구조 하드웨어 기술 언어입니다.Java 프로그래밍 언어 위에 툴셋 및 클래스 라이브러리로 구현되는 이 라이브러리의 주요 용도는 Field-Programmable Gate Array(FPGA; 필드 프로그래밍 가능 게이트 어레이)에 구현하기 위한 디지털 회로 설계입니다.Xilinx 시리즈의 칩 지원에 특히 주의를 기울였습니다.
설계를 패브릭에 넣을 준비가 되면 개발자는 단순히 EDIF(Electronic Design Interchange Format) 넷리스트를 생성하여 툴킷에 Import합니다.넷리스트를 Import하면 개발자는 Joint Test Action Group(JTAG) 케이블을 통해 회선을 전송할 수 있습니다.EDIF 넷리스트는 XC4000, Virtex 및 Virtex-II 시리즈 FPGA에서 지원됩니다.
JHDL은 1997년에 시작된 Configurable Computing Laboratory의 BYU에서 개발되었습니다.[1] JDHL 공식 웹사이트에 따르면 2013년 7월 현재 JHDL 프로젝트의 최신 업데이트가 2006년 5월에 이루어졌다.
특징들
JHDL 언어 기능은 다음과 같습니다.
- 구조 하드웨어 설계
- 유연한 모듈 생성기
- 테이블 생성 유한 상태 머신
- 그래피컬한 '워크벤치' 툴킷
동작 합성은 아직 완전히 지원되지 않습니다.
통합 JHDL Workbench 환경은 개발자가 자신의 회로 설계를 그래픽으로 테스트하고 추적할 수 있도록 설계되었습니다.이 툴에는 다음이 포함됩니다.
- 그래픽 개략도 뷰어
- 멀티록 사이클 기반의 시뮬레이터
- 명령줄 인터페이스
- 모든 와이어와 게이트의 전체 목록
- 회로를 통과하는 모든 값의 전체 상태
명명
원래 "JHDL"의 J는 "Java"를 의미했습니다.그러나 상표 문제를 방지하기 위해 Just-Another Hardware Description Language의 약자로 이름이 변경되었습니다.