Signoff(전자 설계 자동화)

통합 회로의 자동 설계에서 사인오프(Signoff) 점검은 테이프로 테이핑하기 전에 설계가 통과해야 하는 일련의 검증 단계에 부여된 집합적 이름이다. 이는 하나 이상의 점검 유형을 사용한 후 설계를 다시 테스트하는 전체 보드의 증분 수정과 관련된 반복 프로세스를 의미한다. 사인 오프에는 프런트 엔드 사인 오프(front-end sign-off)와 백엔드 사인 오프(back-end sign-off)의 두 가지 유형이 있다. 그 칩은 백엔드 사인 오프 후에 제조된다. 규격의 모든 특징을 나열한 후 검증 엔지니어는 버그를 식별하기 위해 해당 기능에 대한 적용 범위를 작성하고 RTL 설계를 설계자에게 다시 전송한다. 버그 또는 결함에는 누락된 기능(사양에 대한 레이아웃 비교), 설계 오류(일반 및 기능 오류) 등과 같은 문제가 포함될 수 있다. 커버리지가 최대치에 도달하면 검증팀은 이를 승인할 것이다. UVM, OVM 또는 VMM과 같은 방법을 사용하여 검증 팀은 재사용 가능한 환경을 개발한다. 요즘은 UVM이 다른 것들보다 더 인기가 있다.

유형 확인

이전에 무시(또는 더 대략적인) 2차 효과의 영향이 증가했기 때문에 VLSI 설계가 공정 노드 22nm 이하에 근접함에 따라 사인오프 점검이 더욱 복잡해졌다. 사인 오프 체크에는 몇 가지 범주가 있다.

• 설계 규칙 검사(DRC) – 때로는 기하학적 검증이라고도 하며, 현재의 광석학 한계를 감안할 때 설계가 신뢰성 있게 제조될 수 있는지 검증하는 작업이 포함된다. 고급 프로세스 노드에서 DFM 규칙은 선택적(수율 향상을 위해)에서 필수 항목으로 업그레이드된다.
• LVS(Layout Bas Schemulatic) – 도식 검증이라고도 하며, 설계에서 표준 셀의 배치 및 라우팅이 생성된 회로의 기능을 변경하지 않았는지 검증하는 데 사용된다.
• 형식 검증 – 여기에서 배치 후 넷리스트(배열 중심 최적화 포함)의 논리적 기능을 배치 전, 합성 후 넷리스트와 비교하여 검증한다.
• 전압 강하 분석 – IR-drop 분석이라고도 하는 이 검사는 수백만 개의 트랜지스터를 결합하여 이항 고값을 나타내는 전압이 설정 여유(회로가 정확하거나 신뢰성 있게 기능하지 않을 이하) 이하로 떨어지지 않도록 전력 그리드가 충분히 강한지 검증한다.
• 신호 무결성 분석 – 여기에서 크로스스토크 등의 문제로 인한 노이즈를 분석하고, 용량성 글리치가 데이터 경로를 따라 게이트의 임계 전압을 통과할 정도로 크지 않은지 회로 기능에 미치는 영향을 점검한다.
• 정적 타이밍 분석(STA) – 서서히 통계적 정적 타이밍 분석(SSTA)으로 대체되는 STA는 설계의 모든 로직 데이터 경로가 의도된 클럭 주파수에서 작동할 수 있는지, 특히 온칩 변동의 영향에서 작동하는지 검증하는 데 사용된다. SPICE 시뮬레이션의 런타임은 풀칩 분석 현대적 설계에 적합하지 않기 때문에 STA는 SPICE의 대체품으로 운영된다.
• 전기화 수명 점검 – 회로가 전기화에 영향을 받지 않고 원하는 클럭 주파수에서 최소 작동 수명 보장
• 기능 정적 사인 오프 검사 - 가능한 모든 테스트 사례에서 설계 실패를 확인하기 위해 검색 및 분석 기법을 사용하는 기능 정적 사인 오프 도메인에는 클럭 도메인 교차, 재설정 도메인 교차 및 X-제안 등이 포함된다.

도구들

도구의 작은 부분집합은 "황금" 또는 "사인오프 품질"로 분류된다. 설계가 조작된 후에야 공구의 정확도를 결정할 수 있기 때문에, 벤더-바이어 없이 공구를 사인 오프 품질로 분류하는 것은 시행착오의 문제다. 따라서 사용 중인 측정 기준 중 하나는 해당 툴에서 사용할 수 있는 성공적인 테이프 아웃 수입니다. 이 메트릭은 특정 도구, 특히 전체 흐름에서 일부만 수행하는 도구에는 불충분하고 정의가 잘못되어 있으며 무관하다는 주장이 제기되어 왔다.^[1]

벤더는 흔히 각각의 툴 세트를 통해 엔드투엔드(일반적으로 ASIC의 경우 RTL에서 GDS로, FPGA의 경우 RTL에서 타이밍 마감으로 RTL) 실행의 용이성을 장식하지만, 대부분의 반도체 설계 회사는 사전 및 사후 실릭의 상관관계 오류를 최소화하기 위해 다양한 벤더의 툴(종종종류 중 최고)을 조합하여 사용한다.On.[2]기 때문에 독립적인 도구 평가는 비싸(에서는 Synopsys와 Cadence처럼 주요 공급자의 디자인 도구를 단일 면허 수만달러를 또는 수백개가 들 것)과는 위험해(만약 실패한 평가는 프로덕션 디자인에 끝나는 시간에 시장에서 연기하는), 가장 큰 디자인 com만을 위한 실현 가능하다.팬ies(Intel, IBM, Freescale, TI 등) 가치 추가로서, 이제 여러 반도체 주조 공장은 사전 평가된 참조/권장 방법론("RM" 흐름이라고도 함)을 제공하며, 여기에는 한 도구에서 다른 도구로 데이터를 이동하고 전체 프로세스를 자동화하기 위한 권장 도구, 버전 및 스크립트 목록이 포함된다.^[3]

공급업체와 도구의 목록은 대표적이며 완전하지는 않다.

• DRC/LVS - 멘토 HyperLynx DRC 프리/골드, 멘토 칼리브, 마그마 쿼츠, 시놉시스 헤라클레스, 캐덴스 아수라
• 전압 강하 분석 - 캐던스 볼투스, 아파치 레드호크, 마그마 쿼츠 레일
• 신호 무결성 분석 - Cadence CeltIC(크로스톡 노이즈), Cadence Tempus Timing Signoff Solution, Synopsys PrimeTime SI(크로스톡 지연/소음), Extreme-DA GoldTime SI(크로스톡 지연/소음)
• 정적 타이밍 분석 - Synopsys PrimeTime, Magma Quartz SSTA, Cadence ETS, Cadence Tempus Timing Signoff 솔루션, Extreme-DA GoldTime

참조