조합논리
Combinational logic
오토마타 이론에서 조합 논리(시간 독립 논리 또는 조합 논리라고도 함)는 부울 회로에 의해 구현되는 디지털 로직의 한 종류이며, 여기서 출력은 현재 입력의 순수한 함수이다.이는 출력이 현재 입력뿐만 아니라 입력 이력에 따라 달라지는 순차 로직과 대조됩니다.즉, 순차 논리에는 메모리가 있지만 조합 논리에는 메모리가 없습니다.
조합 논리는 입력 신호 및 저장된 데이터에 대해 부울 대수를 수행하기 위해 컴퓨터 회로에서 사용됩니다.실용적인 컴퓨터 회로에는 보통 조합논리와 순차논리가 혼재되어 있습니다.예를 들어, 수학 계산을 하는 산술 논리 유닛(ALU)의 부분은 조합 논리를 사용하여 구성됩니다.컴퓨터에 사용되는 다른 회로, 예를 들어 반 가산기, 반 감산기, 반 감산기, 반 감산기, 멀티플렉서, 디멀티플렉서, 인코더 및 디코더도 조합 논리를 사용하여 만들어집니다.
조합논리시스템의 실용설계는 실제 논리요소가 입력변화에 반응하는 데 필요한 유한시간을 고려할 필요가 있을 수 있다.출력이 스위칭 요소의 수가 다른 여러 다른 경로 조합의 결과일 경우 변경이 다른 경로를 따라 전파되기 때문에 최종 상태에 안착하기 전에 일시적으로 상태가 변경될 수 있습니다.[3]
표현
조합 로직은 특정 입력에서 지정된 출력을 생성하는 회로를 구축하기 위해 사용됩니다.조합 로직의 구성은 일반적으로 두 가지 방법 중 하나를 사용하여 이루어집니다. 즉, 곱의 합 또는 곱의 합입니다.다음 진실 표를 고려합니다.
| A | B | C | 결과 | 논리적 등가물 |
|---|---|---|---|---|
| F | F | F | F | |
| F | F | T | F | |
| F | T | F | F | |
| F | T | T | F | |
| T | F | F | T | |
| T | F | T | F | |
| T | T | F | F | |
| T | T | T | T |
제품의 합계를 사용하여 진정한 결과를 산출하는 모든 논리 스테이트먼트를 합산하여 다음과 같은 결과를 얻을 수 있습니다.
Boolean 대수를 사용하면 결과는 다음과 같은 진실 테이블로 단순화됩니다.
논리식 최소화
조합논리식의 최소화(간소화)는 부울대수의 법칙에 기초한 다음 규칙을 사용하여 이루어집니다.
최소화(로직 최적화라고도 함)를 사용하면 단순화된 논리 함수 또는 회로에 도달하여 논리 조합 회로가 작아지고 분석, 사용 또는 구축이 쉬워집니다.
「 」를 참조해 주세요.
레퍼런스
- ^ Savant, Jr., C.J.; Roden, Martin; Carpenter, Gordon (1991). Electronic Design: Circuits and Systems. p. 682. ISBN 0-8053-0285-9.
- ^ Maxfield, Clive (2009). FPGAs: World Class Designs. p. 70. ISBN 1856176215.
- ^ Lewin, Douglas (1974). Logical Design of Switching Circuits (2nd ed.). Thomas Nelson and Sons. pp. 162–3. ISBN 017 771044 6.
- Predko, Michael; Predko, Myke (2004). Digital electronics demystified. McGraw-Hill. ISBN 0-07-144141-7.
외부 링크
- Belton, D.; Bigwood, R. "Combinational Logic & Systems Tutorial Guide".
