3차원 집적회로

Three-dimensional integrated circuit

3차원 집적회로(3D IC)는 실리콘 웨이퍼나 다이스를 쌓고 이를 수직으로 상호 연결(예: rough-silicon vias) 또는 Cu-Cu 연결 등을 사용하여 제조한 MOS(Metal-oxid semiconductor) 집적회로(IC)이다.기존의 2차원 프로세스보다 더 작고 낮은 설치 공간. 3D IC는 마이크로 전자공학 및 나노 전자공학에서 전기적 성능 편익을 달성하기 위해 z 방향을 활용하는 여러 3D 통합 체계 중 하나이다.

3D 집적 회로는 글로벌(패키지), 중간(본드 패드) 및 로컬(트랜지스터) 레벨의 상호연결 계층 수준에 따라 분류할 수 있다.[1] 일반적으로 3D 통합은 3D 웨이퍼 레벨 패키징(3DWLP), 2.5D 및 3D 인터포저 기반 통합, 3D 적층 IC(3D-SIC), 단일 3D IC, 3D 이기종 통합, 3D 시스템 통합 등의 기술을 포함하는 광범위한 용어다.[2][3]

지소기술 로드맵위원회(JIC), 반도체 국제기술 로드맵(ITRS) 등 국제기구는 3D 통합의 표준과 로드맵 수립을 더욱 진전시키기 위해 다양한 3D 통합 기술을 분류하기 위해 노력해왔다.[4] 2010년대 현재, 3D IC는 NAND 플래시 메모리와 모바일 장치에 널리 사용되고 있다.

종류들

3D IC 대 3D 포장

3D 패키징은 수직 스택을 달성하기 위해 와이어 본딩, 플립 칩 등 기존 상호연결 방식에 의존하는 3D 통합 방식을 말한다. 3D 패키징은 패키지(3D SiP)와 3D 웨이퍼 레벨 패키지(3D WLP), 와이어 본드와 상호 연결된 스택 메모리 다이, 패키지(PoP) 패키지(Package on PoP)의 3D 시스템에 더 전파할 수 있다. 와이어 본드 또는 플립 칩과 상호 연결된 구성은 한동안 주류 제조업에 종사해 왔으며 인프라가 잘 구축되어 있는 3D SiP이다. 3D WLP는 재분배층(RDL)과 웨이퍼 범핑 공정 등 웨이퍼 레벨 공정을 활용해 상호연결을 형성하는 등 상이한 기술을 수직적으로 통합하는 데 활용된다.

2.5D 인터포저도 TSV와 RDL을 이용해 실리콘, 유리, 유기 인터포저에 접속해 다이 사이드(die side)를 연결하는 3D WLP로, 모든 종류의 3D 패키징에서 패키지의 칩은 마치 일반 회로 기판에 별도의 패키지에 탑재된 것처럼 오프칩 신호를 이용해 통신한다.

3D IC는 TSV 인터커넥트를 이용한 IC칩을 쌓는 것을 일컫는 3D 스택형 IC(3D SIC)와 ITRS가 정한 온칩 배선 계층의 로컬 수준에서 3D 인터커넥트를 실현하기 위해 팹 프로세스를 이용하는 모노리틱 3D IC로 나눌 수 있으며, 이는 기기 계층 간의 직접 수직적 인터커넥트를 초래한다. 단일론적 접근방식의 첫 번째 예는 삼성의 3D V낸드 기기에서 볼 수 있다.[5]

2010년대 현재 3D IC 패키지는 모바일 기기 내 낸드 플래시 메모리에 널리 사용되고 있다.[6]

주인 한 명이 죽고 노예 세 명이 죽는다.

3D SiCs

디지털 전자제품 시장은 최근 출시된 CPU 부품에 맞춘 고밀도 반도체 메모리 칩이 필요한데, 이를 위한 해결책으로 다중 다이 적층 기법이 제시됐다. JEDEC는 2011년 11월 1일부터 2일까지 캘리포니아주 산타클라라라에서 열리는 "서버 메모리 포럼"에서 DRAM 기술에는 "3D SiC" 다이 쌓기 계획이 포함되어 있다고 밝혔다. 삼성전자는 2014년 8월 3D TSV 패키지 기술을 이용해 신흥 DDR4(이중 데이터 전송 속도 4) 메모리를 기반으로 서버용 64GB SDRAM 모듈을 생산하기 시작했다.[7] 3D 스택 DRAM에 대해 제안된 새로운 표준에는 Wide I/O, Wide I/O 2, Hybrid Memory Cube, High Bandwid Memory가 포함된다.

단일 3D IC

단일 3D IC는 단일 반도체 웨이퍼 위에 층층이 쌓이고, 3D IC로 음영 처리된다. 기질은 하나뿐이므로 정렬, 얇아짐, 결합 또는 실리콘 비아스를 통한 비아(vias) 프로세스 온도 제한은 트랜지스터 제작을 두 단계로 분할하여 해결한다. 레이어 전송 전에 이온 컷을 사용한 레이어 전송에 이은 고온 단계로, 레이어 전송이라고도 하며, 이는 지난 20년 동안 SOI(Silicon on Insulator) 웨이퍼를 생산하는 데 사용되어 왔다. 저온(<400℃) 결합과 클레이브 기법을 활용, 다중 박막(10s~100s nmoe scale) 실리콘 층을 만들어 액티브 트랜지스터 회로 위에 얹을 수 있다. 에치 및 증착 프로세스를 사용하여 트랜지스터를 마무리하십시오. 이 일체형 3D IC 기술은 스탠포드 대학에서 DARPA가 후원하는 보조금에 따라 연구되었다.

CEA-Leti는 또한 순차적 3D IC라고 불리는 단일 3D IC 접근법을 개발하고 있다. 프랑스 연구소는 2014년 3DVLSI에 진정한 경로를 제공하는 저온 공정 흐름인 쿨큐브™를 선보였다.[8] 스탠퍼드대에서는 120℃[9]에서 할 수 있는 웨이퍼 스케일 저온 CNT 전달 공정을 이용해 탄소나노튜브(CNT) 구조와 실리콘을 이용한 일체형 3D IC를 설계하고 있다.

일반적으로, 단일형 3D IC는 여전히 발전하는 기술이고 대부분의 사람들은 생산으로부터 몇 년 떨어져 있다고 생각한다.

3D SiCs용 제조 기술

3D IC 설계에는 재스트리밍, 웨이퍼 본딩 방법 등 몇 가지 방법이 있다. 웨이퍼 본딩에는 크게 Cu-Cu 연결부(쌓인 IC 간 코퍼 대 코퍼 연결부, TSV에 사용)[10][11]와 (TSV를 통한 스루 실리콘) 두 가지가 있다. 2014년 현재 TSV를 탑재한 3D IC 스택을 구현하는 HBM(High Bandwidth Memory)과 하이브리드 메모리 큐브 등 다수의 메모리 제품이 출시되고 있다. 많은 핵심 스택 접근법이 구현되고 탐구되고 있다. 여기에는 주사위 투 다이, 주사위 투 웨이퍼, 웨이퍼 투 웨이퍼가 포함된다.

다이투디
전자 부품은 다중 다이 위에 제작되며, 그 다음 정렬되고 접합된다. 박리 및 TSV 생성은 본딩 전후에 수행될 수 있다. 주사위의 한 가지 이점은 각 구성품이 주사위를 먼저 검사할 수 있다는 것이며, 따라서 한 개의 나쁜 주사위가 전체 스택을 망치지 않는다는 것이다.[12] 또한 3D IC에서 각 다이(die)는 사전에 binning할 수 있으므로, 이를 혼합하여 전력 소비와 성능을 최적화할 수 있다(예: 모바일 애플리케이션의 저전력 프로세스 코너에서 복수의 주사위를 일치).
다이투웨이퍼
전자 부품은 반도체 웨이퍼 2대에 내장돼 있다. 웨이퍼 1개를 깍둑썰기하고, 단조된 주사위는 정렬하여 두 번째 웨이퍼의 다이 부지에 접합한다. 웨이퍼 온 웨이퍼 방식과 마찬가지로 박리 및 TSV 생성이 본딩 전 또는 이후에 수행된다. 다이싱 전에 더 많은 다이(die)를 스택에 추가할 수 있다.[13]
웨이퍼 투 웨이퍼
전자 부품은 2개 이상의 반도체 웨이퍼에 내장되어 있으며, 이 웨이퍼는 3D IC로 정렬, 접합 및 다이징된다. 각 웨이퍼는 접착 전 또는 후에 얇아질 수 있다. 수직 연결부는 본딩 전 웨이퍼에 내장되거나 본딩 후 스택에 생성된다. 이러한 "스루 실리콘 비아(TSV)"는 활성 레이어와 외부 본드 패드 사이에서 실리콘 기질을 통과한다. 웨이퍼 대 웨이퍼 본딩은 3D IC에 있는 N개 칩 중 1개라도 결함이 있으면 전체 3D IC에 결함이 있기 때문에 수율을 낮출 수 있다. 더욱이 웨이퍼의 크기는 같아야 하지만 CMOS 로직이나 DRAM(일반적으로 300 mm)보다 훨씬 작은 웨이퍼에서 많은 이국적인 소재(예: III-Vs)가 제조되어 이질적인 통합을 복잡하게 한다.

혜택들

반면 전통적인 CMOS스케일링 과정, 현재 제조업과 chip-design 기술은 점점 더 마음을 빼앗기고 가격이 비싸power-density 제약 조건 때문에 부분에서, 때문에 부분에서 연결하가 되지 않도록 더 빨리 어려운 반면 트랜지스터니에서 스케일링 신호 전파 속도를 향상시킨다.[14]3DIC주소를 최대한 높이 쌓음으로써 자기 반복적인 도전이다. 2D가 죽어서 3차원으로 연결한다. 이는 평면 레이아웃에 비해 레이어드 칩 사이의 통신 속도를 높일 것을 약속한다.[15] 3D IC는 다음을 포함한 많은 중요한 이점을 약속한다.

풋프린트
작은 공간에 더 많은 기능이 적합함. 이것은 무어의 법칙을 확장하고 작지만 강력한 새로운 세대의 장치를 가능하게 한다.
비용
대형 칩을 3D 스택으로 여러 개의 소형 다이로 분할하면 개별 다이(die)를 별도로 테스트할 경우 수율을 개선하고 제작 비용을 절감할 수 있다.[16][17]
이질적인 통합
회로 레이어는 다른 프로세스 또는 심지어 다른 유형의 웨이퍼에 구축될 수 있다. 이는 단일 웨이퍼에 함께 조립했을 때보다 훨씬 더 큰 수준으로 부품을 최적화할 수 있다는 것을 의미한다. 또한, 호환되지 않는 제조를 가진 부품은 단일 3D IC로 결합될 수 있다.[18][3]
쇼트 인터커넥트
평균 와이어 길이가 줄어든다. 연구자들이 보고한 일반 수치는 10–15% 수준이지만, 이러한 감소는 대부분 긴 인터커넥트에 적용되며, 이는 회로 지연에 더 큰 영향을 미칠 수 있다. 3D 와이어의 캐패시턴스가 기존 인다이 와이어보다 훨씬 높다는 점을 감안하면 회로 지연이 개선되거나 개선되지 않을 수 있다.
힘
신호 온칩을 유지하면 전력 소비량을 10배~100배 줄일 수 있다.[19] 와이어가 짧아져 기생충 캐패시턴스가 적어 전력 소비도 줄어든다.[20] 전력예산을 줄이면 발열량 감소, 배터리 수명 연장, 운영비 절감으로 이어진다.
디자인
수직 차원은 더 높은 연결 순서를 추가하고 새로운 설계 가능성을 제공한다.[3]
회로 보안
3D 통합은 무명을 통해 보안을 확보할 수 있으며, 누적된 구조는 회로를 역설계하려는 시도를 복잡하게 만든다. 민감한 회로는 각 층의 기능을 모호하게 하는 방법으로 층들 사이에 분할될 수도 있다.[21] 또한 3D 통합은 전용의 시스템 모니터 같은 기능을 별도의 계층에 통합할 수 있게 한다.[3] 여기서의 목표는 악성 하드웨어 수정뿐만 아니라 런타임 공격으로부터 전체 전자 시스템을 보호하려고 시도하면서 런타임에 모니터링되는 모든 범용 구성요소/칩을 위해 일종의 하드웨어 방화벽을 구현하는 것이다.
대역폭
3D 통합으로 레이어 사이에 많은 수의 수직 바이아가 가능하다. 이를 통해 서로 다른 층의 기능 블록 사이에 광대역 버스를 구축할 수 있다. 일반적인 예로는 프로세서+메모리 3D 스택이 있으며, 캐시 메모리는 프로세서 위에 쌓이는 것이 있다. 이 배열은 캐시와 프로세서 사이의 일반적인 128비트 또는 256비트보다 훨씬 더 넓은 버스를 허용한다.[22] 광역버스는 차례로 기억력벽 문제를 완화시킨다.[23]

과제들

이 기술은 새로운 기술이기 때문에 다음과 같은 새로운 과제를 안고 있다.

비용
스케일링과 비교했을 때 비용이 이득이지만, 주류 소비자 애플리케이션에서 3D IC의 상용화에 대한 도전으로도 파악되었다. 그러나 이를 해결하기 위한 작업이 진행되고 있다. 3D 기술은 새롭고 상당히 복잡하지만 전체 공정을 쌓아가는 활동으로 세분화하면 제조 공정의 비용이 놀랄 만큼 간단하다. 근거지에 깔린 활동의 조합을 분석해 비용 동인을 파악할 수 있다. 일단 비용 동인이 파악되면, 대부분의 비용이 어디에서 발생하는지, 그리고 더 중요한 것은 비용이 절감될 가능성이 있는지를 결정하는 것은 덜 복잡한 노력이 된다.[24]
양보
추가 제조 단계마다 결함의 위험이 추가된다. 3D IC가 상용화되기 위해서는 결함이 수리되거나 용인되거나 결함 밀도가 개선될 수 있다.[25][26]
열
스택 내에 축적된 열은 반드시 소산되어야 한다. 전기적 근접성이 열적 근접성과 상관관계가 있기 때문에 이것은 피할 수 없는 문제다. 특정 열 핫스팟은 더욱 세심하게 관리되어야 한다.
설계 복잡성
3D 통합을 최대한 활용하려면 정교한 설계 기법과 새로운 CAD 도구가 필요하다.[27]
TSV 도입 오버헤드
TSV는 관문과 충격 바닥 평면에 비해 크다. 45nm 기술 노드에서 10μm x 10μm TSV의 면적 면적은 약 50개의 관문에 상당한다.[28] 또한 제조가능성은 착륙 패드와 TSV 면적 공간을 더욱 증가시키는 정지 구역을 필요로 한다. 기술 선택에 따라 TSV는 레이아웃 리소스의 일부 하위 집합을 차단한다.[28] 비아퍼스트 TSV는 야금화 전에 제조되므로 장치 층을 점유하여 배치 장애물이 발생한다. 비아-라스트 TSV는 야금화 후 제조되며 칩을 통과한다. 따라서 그들은 장치와 금속 층을 모두 차지하여 배치 및 배선 장애물을 초래한다. 일반적으로 TSV의 사용은 와이어 길이를 줄일 것으로 예상되지만, 이는 TSV의 수와 그 특성에 따라 달라진다.[28] 또한, 다이 간 파티셔닝의 세분성은 와이어 길이에도 영향을 미친다. 일반적으로 중간(블록 20-100개 모듈 포함) 및 거친(블록 수준 분할) 세분화에서는 감소하지만 미세(게이트 수준 분할) 세분화에서는 증가한다.[28]
테스트
전체적인 높은 수율을 달성하고 비용을 절감하기 위해서는 독립적 다이에 대한 별도 시험이 필수적이다.[26][29] 그러나 3D IC에서 인접 활성 계층 간의 긴밀한 통합은 서로 다른 다이로 분할된 동일한 회로 모듈의 서로 다른 섹션 간에 상당한 양의 상호 연결을 수반한다. 필요한 TSV에 의해 도입된 막대한 오버헤드를 제외하고, 그러한 모듈의 부분(예: 승수)은 재래식 기법으로 독립적으로 시험할 수 없다. 이는 특히 3D로 제시된 타이밍에 중요한 경로에 적용된다.
기준 부족
TSV 기반 3D IC 설계, 제조, 포장 등에 대한 표준은 거의 없지만, 이 문제는 해결되고 있다.[30][31] 또한 비아-라스트, 비아-퍼스트, 비아-중간,[32] 인터포저[33] 또는 직접 본딩 등 많은 통합 옵션을 모색하고 있다.
이기종 통합 공급망
이질적으로 통합된 시스템에서는 서로 다른 부품 공급업체 중 하나에서 한 부품이 지연되면 전체 제품의 납품이 지연되고, 따라서 각 3D IC 부품 공급업체의 수익이 지연된다.
명확히 정의된 소유권의 결여
3D IC 통합과 포장/조립체를 누가 소유해야 하는지는 불분명하다. ASE나 제품 OEM과 같은 조립주택일 수도 있다.

디자인 스타일

분할 세분성에 따라 다른 설계 스타일을 구별할 수 있다. 게이트 레벨 통합은 여러 과제에 직면해 있으며, 현재 블록 레벨 통합에 비해 실용성이 떨어지는 것으로 보인다.[34]

게이트 레벨 통합
이 스타일은 표준 세포를 여러 개의 주사위 사이에 분할한다. 그것은 유선형의 감소와 큰 유연성을 약속한다. 그러나 특정 최소 크기의 모듈을 보존하지 않는 한 와이어 길이 감소는 훼손될 수 있다. 반면에, 그것의 역효과에는 상호연결에 필요한 TSV가 대량으로 포함된다. 이 설계 스타일은 3D 장소 및 경로 도구가 필요하며, 아직 사용할 수 없다. 또한 설계 블록을 여러 개의 다이에 걸쳐 분할한다는 것은 설계 블록이 다이에 쌓이기 전에 완전히 시험될 수 없다는 것을 의미한다. 주사위 쌓기(결합 후 시험) 후, 한 번의 실패는 여러 개의 다이를 사용할 수 없게 만들 수 있으며, 수율을 저해할 수 있다. 또한 이러한 스타일은 공정 변동, 특히 다이 간 변동의 영향을 증폭시킨다. 사실, 3D 레이아웃은 3D IC 통합이라는 당초 약속과는 달리 2D에 제시된 동일한 회로보다 더 낮은 수율을 보일 수 있다.[35] 또한, 기존의 IP 블록과 EDA 툴은 3D 통합을 위한 기능을 제공하지 않기 때문에 이러한 설계 방식은 이용 가능한 지적 재산권을 재설계해야 한다.
블록 레벨 통합
이 스타일은 전체 설계 블럭을 별개의 다이에 할당한다. 설계 블록은 넷리스트 연결의 대부분을 차지하고 소수의 글로벌 인터커넥트로 연결된다. 따라서 블록 레벨 통합은 TSV 오버헤드를 줄일 것을 약속한다. 이질적인 다이를 결합한 정교한 3D 시스템은 고속 및 저전력 무작위 논리, 여러 메모리 유형, 아날로그 및 RF 회로 등을 위해 서로 다른 기술 노드에서 구별되는 제조 프로세스를 필요로 한다. 별도의 최적화된 제조 공정을 허용하는 블록 레벨 통합은 3D 통합에 있어 매우 중요한 것으로 보인다. 또한, 이 스타일은 현재의 2D 설계에서 3D IC 설계로의 전환을 촉진할 수 있다. 기본적으로 3D 인식 도구는 파티셔닝과 열 분석에만 필요하다.[36] 2D 도구와 2D 블록을 사용하여 별도의 다이를 설계한다. 이것은 신뢰할 수 있는 IP 블록의 광범위한 가용성에 의해 동기가 부여된다. IP 블록을 재설계하고 TSV를 내장하는 대신 사용 가능한 2D IP 블록을 사용하고 블록 간 빈 공간에 의무 TSV를 배치하는 것이 더 편리하다.[34] 설계-시험성 구조는 IP 블록의 핵심 구성요소로서 3D IC에 대한 시험을 용이하게 하는 데 사용될 수 있다. 또한 임계 경로는 대부분 2D 블록 내에 내장될 수 있어 TSV와 제조 수율에 대한 장내 변동의 영향을 제한한다. 마지막으로, 현대적인 칩 설계는 종종 마지막 엔지니어링 변경을 필요로 한다. 이러한 변화의 영향을 단일 다이에 국한하는 것은 비용을 제한하기 위해 필수적이다.

역사

1960년 벨랩스에서 모하메드 아탈라에 의해 MOS 집적회로(MOS IC) 칩이 처음 제안된 지 몇 년 후, 텍사스 인스트루먼트사의 로버트 W 연구원에 의해 3차원 MOS 집적회로 개념이 제안되었다.[37] 헤이스티, 롤랜드 E. 존슨과 에드워드 W. 1964년 [38]메할 1969년, NEC의 연구원인 오노다 가쓰히로, 이가라시 료, 와다 도시오, 나카누마 쇼, 츠지데 토오루 연구원에 의해 3차원 MOS 집적회로 메모리 칩의 개념이 제안되었다.[39]

데모 (1983-2012)

일본(1983-2005)

3D IC는 1980년대 일본에서 처음 성공적으로 시연되었는데, 1981년 미래(신) 전자 소자 연구 개발 협회의 '3차원 회로 요소 R&D 프로젝트'로 3D IC에 대한 연구개발(R&D)이 시작되었다.[40] 초기에는 재분배와 웨이퍼 본딩이라는 두 가지 형태의 3D IC 설계가 조사되었으며, 재분배 기술을 사용한 가장 초기 성공 사례가 있었다.[11] 1983년 10월, 가와무라 S., 사사키 노부오, T. 등 후지쓰 연구진이 참가하였다. 이와이는 레이저 빔 재분할을 이용해 3차원 보완 금속산화반도체(CMOS) 집적회로를 성공적으로 제작했다. 그것은 하나의 트랜지스터 타입이 반대 타입의 트랜지스터 바로 위에서 조립되는 구조로 구성되었으며, 그 사이에 별도의 게이트와 절연체가 있었다. 위와 아래 장치 사이의 중간 절연층으로 질화규소(Nitride)와 인산염 유리(PSG) 필름의 이중 레이어가 사용되었다. 이는 별도의 관문과 그 사이에 절연층이 있는 수직 적층 트랜지스터로 구성된 다층 3D 장치를 실현할 수 있는 근거를 제공했다.[41] 1983년 12월, 같은 후지쯔 연구팀이 실리콘-온-인슐레이터(SOI) CMOS 구조로 3D 집적회로를 조작했다.[42] 이듬해 빔 재분할을 이용해 수직 적층 이중 SOI/CMOS 구조로 3D 게이트 어레이를 제작했다.[43]

1986년에는 미쓰비시전기 연구원인 아카사카 요이치, 니시무라 다다시가 3D IC에 대한 기본 개념과 기술을 제시했다.[44][45] 이듬해 니시무라, 아카사카, 오사카대 졸업생 이노우에 야스오 등 미쓰비시 연구팀이 3D IC에서 포토센서, CMOS A-to-D 컨버터, 산술논리단위(ALU), 시프트 레지스터 등을 3단 구조로 배열해 영상신호프로세서(ISP)를 조작했다.[46] 1989년 하야시 요시히로가 이끄는 NEC 연구팀이 레이저 빔 결정화를 이용해 4단 구조의 3D IC를 조작했다.[47][44] 1990년에는 K를 포함한 마츠시타 연구팀이 참가하였다. 야마자키, Y. 이토와 A. 와다는 레이저 재분할에 의해 형성된 SOI(실리콘-온-인슐레이터) 층과 광학 센서, 레벨 검출기, 메모리, ALU로 구성된 4개 층으로 구성된 4개 층의 3D IC에서 병렬 영상 신호 프로세서를 제작했다.[48]

3D IC 설계의 가장 일반적인 형태는 웨이퍼 본딩이다.[11] 웨이퍼 본딩 처음 1981년 일본의"3차원 회로 요소 R&D프로젝트"과 1990년에 몇개 박막 기기 점증적으로 결합한 넓은 뉴를 허락하는 방법을 나타냈다 요시히로 하야시의 NEC연구 팀에 의해서 완성되었다 개발한"점증적으로 IC보세"(도포)이라고 불렸습니다.mbe장치 레이어의 r. 별도의 웨이퍼에 별도 장치 제작, 웨이퍼 두께 축소, 전후 리드 제공, 얇게 깐 다이 연결 등을 제안했다. 그들은 2개의 활성 레이어 장치를 위아래로 조작하고 시험하기 위해 큐빅 기술을 사용했으며, 벌크-Si NMOS FET 하부 레이어와 얇은 NMOS FET 상부 레이어를 가지고 있으며, 3개 이상의 활성 레이어로 3D IC를 제작할 수 있는 큐빅 기술을 제안했다.[44][40][49]

TSV(Trough-Silicon) 공정을 통해 스루실리콘으로 제조된 최초의 3D IC 스택 칩은 1980년대 일본에서 발명되었다. 히타치는 1983년에 일본 특허를 출원했고, 1984년에 후지쓰가 그 뒤를 이었다. 1986년 후지쓰가 출원한 일본 특허에서는 TSV를 이용한 스택형 칩 구조를 기술했다.[40] 1989년, 도호쿠 대학의 코요나기 미쓰마사는 1989년 3D LSI 칩을 제작할 때 사용했던 TSV와의 웨이퍼 투 웨이퍼 본딩 기술을 개척했다.[40][50][51] 1999년 일본 초첨단전자기술협회(ASET)가 TSV 기술을 활용한 3D IC칩 개발에 자금을 대기 시작했는데, 이를 '고밀도 전자시스템 통합기술 연구개발(R&D)' 프로젝트라고 한다.[40][52] 트루시 테크놀로지스의 세르게이 사바스티우크, O. 시니아구인, E. Korczynski 연구원이 2000년 3D 웨이퍼 레벨 포장(WLP) 솔루션을 위한 TSV 방식을 제안하면서 TSV(Through Silicon void, TSV)라는 용어가 생겨났다.[53]

고야나기 미쓰마사가 이끄는 도호쿠 대학 코야나기 그룹은 2000년 TSV 기술을 이용해 3단 메모리 칩, 2001년 3단 인공망막 칩, 2002년 3단 마이크로프로세서, 2005년 10단 메모리 칩을 제작했다.[50] 같은 해, 카우스타프 배너지, 슈크리 J. 수리, 파완 카푸르, 크리슈나 C로 구성된 스탠포드 대학 연구팀이 참가하였다. 사라스와트는 수직적 차원을 활용해 상호연결 관련 문제를 완화하고, SoC(System-on-a-chip) 설계를 실현하기 위한 이질적인 기술 통합을 촉진하는 참신한 3D 칩 설계를 선보였다.[54][55]

2001년, T를 포함한 도시바 연구팀. 이모토, M. 마츠이, C. 타쿠보는 3D IC 패키지 제조를 위한 '시스템 블록 모듈' 웨이퍼 본딩 공정을 개발했다.[56][57]

유럽(1988-2005)

프라운호퍼와 지멘스는 1987년에 3D IC 통합에 대한 연구를 시작했다.[40] 1988년 폴리실리콘 재결정화를 바탕으로 3D CMOS IC 기기를 조작했다.[58] 1997년에는 피터 램, 맨프레드 엥겔하르트, 베르너 파믈러, 크리스토프 랜드스버거, 아르민 클룸프 등 프라운호퍼-시멘스 연구팀이 인터칩 바이(ICV) 방식을 개발했다.[59] 지멘스 CMOS 팹 웨이퍼를 기반으로 한 최초의 산업용 3D IC 공정이었다. 그러한 TSV 공정의 변형은 후에 TSV-SLID(고체 액체 간 주입) 기술이라고 불렸다.[60] 특허 출원한 인터칩 비아를 이용한 저온 웨이퍼 본딩과 IC 소자의 수직적 통합에 기반한 3D IC 설계 접근 방식이었다.

램은 관련 3D 통합 기술 생산을 위한 산학연 컨소시엄 개발에 착수했다. 지멘스와 프라운호퍼 간의 독일 자금 지원 협력 VIC 프로젝트에서 그들은 완전한 산업용 3D IC 쌓기 프로세스(1993–1996)를 시연했다. 램은 지멘스, 프라운호퍼 동료들과 함께 3D 야금화[T. Grassl, P. Ramm, M. Engelhardt, Z]와 같은 핵심 프로세스의 세부사항을 보여주는 결과를 발표했다. Gabric,[61] O. Spindler, VLSI/ULSI 상호접속 금속화 컨퍼런스를 위한 최초의 국제 유전체 – DUMIC, Santa Clara, CA, 20–22, 1995년 2월]와 ECTC 1995에서 그들은 프로세서에 쌓인 메모리에 대한 초기 조사를 발표했다.

In the early 2000s, a team of Fraunhofer and Infineon Munich researchers investigated 3D TSV technologies with particular focus on die-to-substrate stacking within the German/Austrian EUREKA project VSI and initiated the European Integrating Projects e-CUBES, as a first European 3D technology platform, and e-BRAINS with a.o., Infineon, Siemens, EPF이질적인 3D 통합 시스템 데모대를 조작하고 평가한 L, IMEC, Tyndall. e-BRains 프로젝트의 특별한 초점은 신뢰성이 높은 3D 통합 센서 시스템을 위한 새로운 저온 공정의 개발이었다.[62]

미국(1999–2012)

Cu-Cu 연결 또는 Cu-Cu 웨이퍼 본딩이라고도 불리는 구리-코퍼 웨이퍼 본딩은 1999년 앤디 팬, 아드난-르 라만, 라파엘 레이프로 구성된 연구팀이 MIT에서 개발했다.[11][63] 레이프와 팬은 2001~2002년 Cu-Cu 웨이퍼 본딩에 대해 Ku-Neng Chen, Shamik Das, Chuan Seng Tan, Nisca Checka 등 다른 MIT 연구자들과 추가적으로 조사했다.[11] 2003년 DARPA와 노스캐롤라이나 마이크로전자센터(MCNC)는 3D IC 기술에 대한 연구개발(R&D) 자금을 조달하기 시작했다.[40]

2004년에 테자론 반도체는[64] 6개의 다른 디자인에서 작동하는 3D 장치를 만들었다.[65] 이 칩들은 수직 상호 연결을 위해 "첫 번째" 텅스텐 TSV로 두 개의 층으로 제작되었다. 웨이퍼 두 개를 면으로 쌓아 구리 공정에 접합했다. 윗쪽 웨이퍼는 얇게 썰어졌고 그 다음 두 개의 웨이퍼 스택을 칩으로 만들었다. 첫 번째로 시험한 칩은 간단한 메모리 레지스터였지만 가장 눈에 띄는 것은 8051 프로세서/메모리 스택으로[66] 아날로그 2D 조립체보다 훨씬 빠른 속도와 낮은 전력 소비량을 보였다.

2004년 인텔은 펜티엄 4 CPU의 3D 버전을 선보였다.[67] 이 칩은 대면 적재를 이용해 다이 2개로 제작돼 구조물을 통해 밀도가 높았다. 후면 TSV는 I/O 및 전원 공급에 사용된다. 3D 평면도의 경우 설계자는 전력 감소와 성능 개선을 목표로 각 다이(die)에 기능 블록을 수동으로 배열했다. 대형 및 고출력 블록을 분할하고 세심한 재배치로 열 핫스팟을 제한할 수 있다. 3D 설계는 2D Pentium 4에 비해 15%의 성능 향상(파이프라인 단계 제거)과 15%의 전력 절감 효과를 제공한다.

인텔이 2007년 선보인 테라플롭스 리서치 칩은 메모리가 쌓인 실험용 80코어 디자인이다. 메모리 대역폭에 대한 높은 수요 때문에, 전통적인 I/O 접근법은 10에서 25 W를 소비할 것이다.[29] 이를 개선하기 위해 인텔 설계자들은 TSV 기반 메모리 버스를 구현했다. 각 코어는 12GB/s 대역폭을 제공하는 링크로 SRAM 다이 내 하나의 메모리 타일에 연결되며, 2.2W만 소비하면서 총 대역폭은 1TB/s가 된다.

2008년 Eby Friedman 교수와 그의 제자들에 의해 로체스터 대학에서 3D 프로세서의 학술적 구현이 제시되었다. 이 칩은 1.4GHz로 작동하며, 기존의 한 레이어드 칩이 도달하지 못한 3D 프로세서 기능을 제공하는 스택형 칩 사이의 수직 처리를 최적화하도록 설계되었다.[68] 3차원 칩 제조에 있어서 한 가지 어려움은 한 층에서 다른 층으로 정보 한 조각이 이동하는 것을 방해할 어떤 장애물도 없이 모든 층이 조화롭게 작동하도록 하는 것이었다.[69]

ISSCC 2012에서는 GlobalFoundries의 130nm 공정과 Tezaron의 FaStack 기술을 사용한 2개의 3D-IC 기반 멀티 코어 설계가 제시되고 시연되었다.

  • 3D-MAPS는 [70]2-Logic 스택을 갖춘 64개의 맞춤형 코어 구현으로 조지아 공과대학 전기 및 컴퓨터 엔지니어링 연구진에 의해 시연되었다.
  • Centip3De는 ARM Cortex-M3 코어를 기반으로 한 근거리 설계로,[71] 미시간 대학교 전기공학 및 컴퓨터 과학 학부 출신이다.

상용 3D IC(2004–현재)

2004년 출시된 소니의 PSP(PlayStation Portable) 핸드헬드 게임기는 도시바가 제조한 eDRAM 메모리 칩인 3D IC를 3D 시스템 인패키지(system-in-package)에 사용한 최초의 상용 제품이다.

3D IC 칩의 가장 일찍 알려진 상업적 용도는 2004년에 출시된 소니의 PSP(PlayStation Portable) 휴대용 게임기였다. PSP 하드웨어에는 도시바가 3D 시스템 인패키지 칩에 제조한 eDRAM(임베디드 D램) 메모리가 포함되며, 2개의 다이(day)가 수직으로 쌓여 있다.[6] 도시바는 당시 이를 '세미 임베디드 D램(semi-embedded d램)'이라고 했다가 나중에 쌓여 있는 '칩온칩'(CoC) 솔루션이라고 불렀다.[6][72]

도시바는 2007년 4월 16GB TGAM 내장형 낸드 플래시 메모리칩인 8단 3D IC를 상용화했는데, 이 칩은 2GB 낸드 플래시 칩 8개로 제조됐다.[73] 하이닉스는 2007년 9월 웨이퍼 본딩 공정을 이용해 24개의 스택형 낸드 플래시 칩으로 제조한 16GB 플래시 메모리 칩을 탑재한 24단 3D IC 기술을 선보였다.[74] 도시바는 2008년에도 32GB THGBM 플래시 칩에 8단 3D IC를 사용했다.[75] 도시바는 2010년 자사의 128GB THGBM2 플래시 칩에 16단 3D IC를 사용했는데, 이 칩은 16단 8GB 칩으로 제조되었다.[76] 2010년대에 3D IC는 모바일 기기 내 낸드 플래시 메모리용 패키지 솔루션에서 멀티칩 패키지 및 패키지 형태로 광범위하게 상용화되었다.[6]

엘피다메모리는 2009년 9월 최초의 8GB D램 칩(DDR3 SDRAM 다이 4개로 적층)을 개발, 2011년 6월 출시했다.[77] TSMC는 2010년 1월 TSV 기술을 적용한 3D IC 생산 계획을 발표했다.[77] 2011년 SK하이닉스는 TSV 기술을 활용한 16GB DDR3 SDRAM(40nm급)을,[78] 삼성전자는 9월 TSV 기반 32GB DDR3(30nm급)를, 이후 10월 삼성과 마이크론테크놀로지가 TSV 기반 하이브리드 메모리 큐브(HMC) 기술을 발표했다.[77]

(TSV) 3D IC 기술을 통해 스루실리콘 기반 HBM(High Bandwidth Memory)을 사용하는 그래픽 카드를 잘라내십시오.

삼성, AMD, SK하이닉스가 개발한 HBM(High Bandwidth Memory)은 스택형 칩과 TSV를 사용한다. 첫 HBM 메모리 칩은 2013년 SK하이닉스가 제조했다.[78] 삼성전자는 2016년 1월 HBM2 조기 양산을 스택당 최대 8GB로 발표했다.[79][80]

삼성전자는 2017년 3D V낸드 기술(차지트랩 플래시 기술 기반)에 3D IC 스택링을 결합해 512GB KLUFG8R1EM 플래시 메모리 칩을 8개 적층 64단 V낸드 칩으로 제조했다.[81] 삼성전자는 2019년 V낸드 다이 16개를 적층한 1TB 플래시 칩을 생산했다.[82][83] 인텔은 2018년을 기점으로 성능 향상을 위해 3D IC를 활용하는 방안을 검토 중이다.[84] 2019년 4월 현재 96단 칩이 탑재된 메모리 소자는 도시바가 2018년 96단 소자를 만들어 한 곳 이상 제조사에서 구매할 수 있다.

참고 항목

메모들

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참조

추가 읽기

  • Philip Garou, Christopher Bower, Peter Ramm: 3D 집적회로의 3D 통합, 기술 및 응용 안내서 1권 및 2권 Wiley-VCH, Weinheim 2008, ISBN 978-3-527-32034-9
  • 유안 시에, 제이슨 콩, 새친 사파트네카르: 3차원 집적회로 설계: Eda, Design And MicroArchitectures, Publisher: Springer, ISBN 1-4419-0783-1, ISBN 978-1-4419-0783-7, 978-1441907837, 출판일: 2009년 12월
  • 필립 가루, 코야나기 미쓰마사, 피터 램: 3D 통합 핸드북, 3D 프로세스 기술 제3권, 와일리-VCH, 웨인하임 2014, ISBN 978-3-527-33466-7.
  • Paul D. Franzon, Erik Jan Marinissen, Muhannad S. Bakir, Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: 3D 통합 핸드북: "3D 통합 회로의 설계, 테스트 및 열 관리", 제4권, Wiley-VCH, Weinheim 2019, ISBN 978-3-527-33855-9.

외부 링크