충전 트랩 플래시

Charge trap flash

차지트랩플래시(CTF)는 비휘발성 NOR과 NAND 플래시 메모리를 만드는 데 사용되는 반도체 메모리 기술이다.플로팅게이트 MOSFET 메모리 기술의 일종이지만, 플로팅게이트 구조에서 전형적으로 도핑된 폴리크리스탈린 실리콘이 아닌 질화 실리콘 필름을 이용해 전자를 저장한다는 점에서 기존의 플로팅게이트 기술과는 차이가 있다.이 접근방식을 통해 메모리 제조업체는 다음과 같은 다섯 가지 방법으로 제조 비용을 절감할 수 있다.

  1. 차지 스토리지 노드를 구성하는 데 필요한 프로세스 단계 감소
  2. 더 작은 공정 기하학적 구조를 사용할 수 있음(따라서 칩 크기 및 비용 절감)
  3. 단일 플래시 메모리 셀에 여러 개의 비트를 저장할 수 있다.
  4. 신뢰성 향상
  5. 차지 트랩이 터널 산화물 층의 점 결함에 덜 취약하기 때문에 수율이 더 높음

과금 개념은 이전과 비슷했지만, AMD와 후지쯔가 대용량 과금 플래시 메모리를 생산한 것은 2002년이 되어서였다.이들은 GL NOR 플래시 메모리 제품군의 도입으로 충전트래핑 플래시 메모리의 상업적 생산을 시작했다.현재 스팬시온이라는 이름으로 운영되고 있는 같은 사업체가 그 시간 이후로 많은 양의 충전 트랩 장치를 생산해 왔다.2008년 25억 달러 규모 NOR 플래시 시장의 30%를 차지했던 차지 트랩 플래시.여러 회사에 대규모 트랩 기술 포트폴리오를 허가한 사이펀 반도체는 2008년 3월 스팬시온에 인수됐다.2000년대 후반부터 CTF는 도시바와 삼성전자가 개발한 3D V낸드 플래시 메모리의 핵심 부품이 됐다.null

오리진스

최초의 MOSFET(금속-산화-반도체 전계효과 트랜지스터, MOS 트랜지스터)는 이집트 엔지니어 모하메드 M에 의해 발명되었다. 아탈라와 한국인 엔지니어인 다원 캉은 1959년 벨랩스에서 시범을 보였으며, 1960년 시범을 보였다.[1]Kahng는 계속해서 Bell Labs에서 Simon Min Sze와 함께 플로팅게이트 MOSFET를 발명했고, 그들은 1967년에 플로팅게이트(FG) 메모리 셀로 사용을 제안했다.[2]이것은 플로팅게이트 MOSFET에 전하의 주입과 저장에 기초한 비휘발성 메모리의 첫 번째 형태였으며,[3] 후에 EPROM(지우기 쉬운 PROM), EEPROM(전기 소거 가능한 PROM), 플래시 메모리 기술의 기반이 되었다.[4]null

충전 트랩 개념은 처음에 John Sededon과 Ting L에 의해 제시되었다.1967년 추씨.[citation needed]null

1967년 말, H.A.가 이끄는 스페리 연구팀.리처드 베그너, A.J. 링컨과 H.C.Pao는 산화층을 질산과 산화물의 이중 층으로 대체하는 MOSFET의 일종인 [5]금속-니트라이드-산화질소-반도체 트랜지스터(MNOS 트랜지스터)를 발명했다.[6]니트라이드는 부유문 대신 트랩층으로 사용됐지만 부유문보다 열등한 것으로 간주돼 사용이 제한됐다.[7]MNOS 트랜지스터 소자는 트랜지스터 임계 전압에 영향을 미치는 전하를 트랩하기 위해 게이트와 채널 사이에 50볼트 전방 또는 역방향 바이어스를 적용하여 프로그래밍할 수 있다.null

충전트랩(CT) 메모리는 1960년대 후반 MNOS 기기와 함께 도입되었다.플로팅게이트(FG) 메모리와 유사한 장치 구조와 작동 원리를 가지고 있었지만, 주요 차이점은 전하가 FG 메모리의 전도성 물질(일반적으로 도핑된 폴리실리콘 층)에 저장되는 반면, CT 메모리는 전하를 유전체층(일반적으로 질화 실리콘으로 만들어짐) 내의 국부화 트랩에 저장했다는 점이다.[3]null

충전 트랩 EEPROM

1974년까지 충전 트랩 기술은 전기적 소거 및 프로그램 가능 읽기 전용 메모리(EEPROM)[8]에서 저장 메커니즘으로 사용되었고, 표준 플로팅게이트 MOSFET 기술의 대안이 되었다.1977년, P.C.Y.페어차일드 카메라 앤 인스트루먼트사의 Chen은 훨씬 덜 까다로운 프로그램과 지우기 조건과 더 긴 충전 저장을 가진 MOSFET 기술인 SONOS의 발명을 상세히 기술한 논문을[9] 발표했다.이러한 개선으로 1980년대 충전트래핑 SONOS 기반의 제조 가능한 EEPROM 기기가 탄생했다.null

충전 트랩 플래시 실험

1991년, 일본 N. Kodama, K. 등 NEC 연구진이 활동하였다.오야마와 시라이 히로키는 충전 트랩 방식을 접목한 플래시 메모리의 한 종류를 개발했다.[10]1998년 사이펀반도체(스팬시온이 인수한 later)의 이스라엘 엔지니어 보아즈 아이탄(Boaz Eitan)은 기존 플래시 메모리 설계에 사용된 플로팅 게이트를 대체하기 위해 충전 트래핑 레이어를 활용한 NROM이라는 플래시 메모리 기술에 특허를[11] 얻었다.이 특허에는 두 가지 중요한 혁신이 나타난다. 즉, 셀의 배수/소스 단자에 가깝게 주입된 음전하와 양의 전하를 국산화하고, 충전 트랩의 양쪽 끝에서 셀의 저장된 데이터를 검출하기 위해 역판 판독 개념을 활용하는 것이다.이 두 가지 새로운 아이디어는 하이 사이클링을 가능하게 하여 30년 전에 충전 트랩 개념이 발명된 이후 처음으로 신뢰할 수 있는 충전 트랩 플래시 제품이 생산될 수 있게 되었다.나아가 이러한 개념을 이용하여 셀당 2개의 개별 물리적 비트를 생성하여 셀당 저장된 데이터의 용량을 두 배로 늘릴 수 있다.null

2000년에는 리처드 M이 이끄는 첨단 마이크로 소자(AMD) 연구팀이 참여했다.파스토우, 이집트 엔지니어 칼레드 Z아흐메드와 요르단 엔지니어 사메드 하다드(이후 스판디온에 합류한)는 NOR 플래시 메모리 셀을 위한 충전 트랩 메커니즘을 시연했다.[12]이러한 혁신은 2002년 AMD와 Fujitsu에서 더욱 개선되었으며(이후 Spanidion에 의해), 이러한 회사들에 의해 "MirrorBit Flash Memory"라고 불리는 대량 생산에 처음 투입되었다.null

Spandion MirrorBit 플래시 메모리

충전 트래핑 플래시(CTF)는 2002년 AMD와 후지쯔가 상용화했다.[13]그 해, AMD(이후 한 부서에서 Spannion으로 분리)는 "MirrorBit"라고 불리는 새로운 플래시 메모리 기술을 발표했다.[14]스팬시온은 제조 비용을 절감하고 기존 NOR 플래시를 지나 NOR 플래시 메모리의 밀도 범위를 확장하기 위해 이 제품을 사용했으며 인텔이 제조 중인 다레벨 셀 NOR 플래시의 비용에 맞췄다.null

스팬션 미러비트 셀

미러비트 셀은 기존의 플로팅 게이트의 대체물로 충전 트래핑 레이어를 사용할 뿐만 아니라, 2비트가 동일한 메모리 셀을 공유할 수 있도록 질화 충전 저장소의 비전도성 특성을 활용한다.그림 1에서 볼 수 있듯이 비트는 셀의 반대쪽 끝에 위치하며 다른 방향으로 채널을 통해 전류를 구동하여 읽을 수 있다.null

제품은 이 접근방식을 하나의 셀에 4비트를 포함하는 다단계 셀 기술과 결합하기 위해 성공적으로 만들어졌다.[15]null

충전 트랩 작업

플로팅 게이트 메모리 셀과 마찬가지로, 전하 트래핑 셀은 트랜지스터의 임계 전압을 바꾸기 위해 제어 게이트와 채널 사이의 가변 전하를 사용한다.이 전하를 수정하는 메커니즘은 플로팅 게이트와 충전 트랩 사이에 비교적 유사하며, 읽기 메커니즘도 매우 유사하다.null

충전 트래핑 대 부동 게이트 메커니즘

전자는 충전용 플래시에서 표준 플래시 메모리, EEPROM 또는 EPROM의 플로팅 게이트에 저장되는 것과 마찬가지로 트래핑 레이어에 저장된다.중요한 차이점은 충전 트랩 레이어가 절연체인 반면, 플로팅 게이트는 도체라는 점이다.null

플래시 메모리의 쓰기 부하가 높으면 "산화물 결함"이라는 수정 격자에서 작은 차질을 일으키며 산화 터널에 스트레스를 준다.그러한 중단이 많은 경우, 플로팅 게이트와 트랜지스터 채널 사이에 단락이 발생하여 플로팅 게이트는 더 이상 전하를 유지할 수 없다.이는 칩의 "내재보험"으로 명시된 플래시 마모의 근본 원인이다(플래시 메모리#메모리 마모 참조).이러한 단락의 발생을 줄이기 위해 플로팅게이트 플래시는 두꺼운 터널산화물(~100~)을 사용하여 제조되지만, 이는 파울러-노르드하임 터널링을 사용할 때 지우는 속도가 느려지고 설계가 더 높은 터널링 전압을 사용하도록 강요해 칩의 다른 부분에 새로운 부담을 준다.null

충전 포획층은 절연체이기 때문에 충전 포획 셀은 그러한 어려움에 상대적으로 면역이 된다.[16]전하 트래핑 레이어와 채널 사이의 산화물 결함에 의해 생성된 단락은 단락과 즉시 접촉하는 전자만 배출하여 다른 전자가 트랜지스터의 임계 전압을 계속 제어하도록 한다.단락은 걱정할 것이 아니기 때문에 더 얇은 터널 산화층을 사용할 수 있으며(50-70˚) 채널에 대한 트래핑 레이어의 커플링을 증가시키고 프로그램 속도(국소화된 전하를 포함)를 높이고 더 낮은 터널링 전압으로 소거할 수 있다.낮은 터널링 전압은 산화 터널 층에 더 적은 압력을 가하여 격자 붕괴를 감소시킨다.null

충전 트래핑 셀의 또 다른 중요한 이점은 얇은 충전 트래핑 레이어가 이웃한 셀 간의 용량성 커플링을 줄여 성능과 확장성을 향상시킨다는 것이다.[16]null

충전 래핑 레이어에 충전하기

전자는 핫캐리어 주입이라고도 하는 채널 핫 전자(CHE) 주입 메커니즘을 통해 플로팅 게이트 NOR 플래시가 프로그래밍되는 방식과 유사하게 전하 트래핑 층으로 이동된다.간단히 말해서, 전류가 소스에서 배수구로 유도되는 동안 중간 고전압이 소스와 배수구에 가해지는 동안 제어 게이트 사이에 높은 전압을 배치한다.배수구 근처의 고지대 지역을 통과하는데 충분한 에너지를 얻은 전자들은 그들이 쉬게 되는 곳에 있는 전하 트래핑 층에 주입될 채널에서 끊어질 것이다.null

충전 트래핑 레이어에서 충전 제거

NAND 및 NOR 플래시에 사용되는 Fowler-Nordheim 터널링 접근방식과 달리, 충전 트래핑 플래시는 핫홀 주입(Hot-carrier injection 참조)을 통해 삭제된다.이 공정은 FN에서 사용하는 전류가 아닌 필드를 사용하여 충전 트랩 층 쪽으로 구멍을 이동하여 전하를 제거한다.null

플래시를 캡처하는 제조 비용

충전 트래핑 플래시는 제조 시 플로팅 게이트 플래시와 유사하며, 제조를 단순화하는 특정 예외 사항도 있다.null

부동문과 재료 차이

플로팅 게이트 플래시와 차지 트래핑 플래시는 모두 플로팅 게이트 또는 차지 트래핑 레이어가 채널 바로 위와 제어 게이트 바로 아래에 있는 스택 게이트 구조를 사용한다.부유 게이트 또는 전하 트래핑 레이어는 터널 산화층에 의해 채널로부터 절연되고 제어 게이트에서 게이트 산화층에 의해 절연된다.이 모든 층의 재료는 저장 층을 제외하고 동일하며, 플로팅 게이트 구조를 위한 전도성 폴리실리콘이며 일반적으로 충전 트랩을 위한 실리콘 질화물이다.null

실리콘 나노크리스탈에 대한 전하 트래핑의 관계

프리스케일 반도체는 마이크로컨트롤러나 MCU 라인에서 '박막 저장장치'라고 부르는 다소 유사한 기술을 제조하고 있다.프리스케일 접근방식은 실리콘 나노크리스탈을 산화규소의 비전도성 층에서 전도성 섬으로 사용한다.null

기존의 질화규소 충전 트랩처럼 전자가 부유문의 한쪽에서 다른 쪽으로 흐르지 않아 세포의 마모가 확장된다.null

이 나노결정접근법은 프리스케일이 대량으로 제조하고 있으며 일반적으로 ST마이크로일렉트로닉스, 필립스, 르네사스, 삼성, 도시바, 아트멜, 스팬시온에서 충전트랩 스토리지가 개발되고 있다.[17]null

플로팅 게이트와의 프로세스 차이

질화수소 충전 트랩 레이어는 비전도성이므로 패턴화할 필요가 없다. 모든 충전 트랩은 이미 서로 절연되어 있다.이것은 제조를 단순화하는 데 사용될 수 있다.null

플로팅 게이트 구조는 과거 몇 세대 동안 보다 정교한 게이트 유전체를 요구해왔으며 오늘날에는 일반적으로 제조하기가 더 복잡하고 충전 트래핑 플래시에 필요하지 않은 ONO(산화질소-니트라이드-산화질소) 구조를 사용한다.null

질화 층의 한 가지 장점은 부유문에서 사용되는 폴리실리콘보다 고온 가공에 덜 민감하다는 것이다.이것은 충전 트랩 위의 층의 처리를 단순화한다.null

스팬시온은 마케팅 브로셔에서 광석학 마스크 단계가 10% 적고 "중요한" 단계(최상의 해상도가 필요한 단계, 따라서 가장 비싼 광석학 장비)가 40% 적기 때문에 기존 플로팅게이트 웨이퍼보다 미러비트 NOR 플래시 웨이퍼의 처리 비용이 낮다고 주장했다.[18]인피니온의 마케팅 자료는 NAND 플래시를 충전하는 데 필요한 마스크 스텝이 동급의 플로팅 게이트 제품을 제조하는 것보다 15% 적다는 것을 보여주었다.null

MirrorBit 플래시 메모리

스판디온의 미러비트 플래시와 사이펀의 NROM은 질화물에 충전 트래핑 메커니즘을 이용해 2비트를 같은 셀에 저장해 칩의 메모리 용량을 효과적으로 두 배로 늘린 두 개의 플래시 메모리다.이것은 충전 트랩 층의 양쪽에 전하를 가함으로써 이루어진다.셀은 채널을 통해 전방 및 역방향 전류를 사용하여 충전 트랩의 어느 한쪽을 읽음으로써 읽힌다.null

MirrorBit 작동 – 셀에 2비트 전송

그림 2.프로그래밍은 전자를 뜨거운 전자 주입을 통해 전하 트랩에 추가한다.

CHE 프로그래밍 중(그림 2) 채널에서 온전자가 채널의 편향된 배수구 끝을 향해 전하 트래핑 레이어로 주입되지만 채널의 부동 소스 엔드에서 주입되지는 않는다.트랜지스터의 소스와 배수관이 채널의 한쪽 끝에서 다른 쪽 끝으로 전환되도록 허용함으로써 전하를 주입하여 채널 양쪽 끝의 전하 트래핑 층에 저장할 수 있다.null

그림 3.소거 시 핫홀 주입을 통해 충전 트랩에서 전자를 제거

이와 유사한 방법으로, 지우기장을 채널의 한쪽 끝 또는 다른 쪽 끝에 배치하여 충전 트랩 셀의 한쪽 끝을 지울 수 있으며, 다른 쪽 끝은 그림 3과 같이 띄울 수 있다.대역 간 Hot Hole Erase는 국소적으로 갇힌 구멍을 만들고, 이 중 일부는 전자와 재결합하여 충전 트랩의 저 끝에서 전하를 제거한다.null

셀에서 2비트 읽기

MirrorBit 판독은 소스 접점과 배수 접점을 반대로 하여 매우 간단하게 수행된다.배수구 쪽에서 확장되는 접합부 고갈 부위는 배수구를 덮는 충전 래핑 셀 측면의 충전으로부터 채널을 보호한다.그 결과, 배수 측 전하가 채널을 통해 흐르는 전류에 거의 영향을 미치지 않는 반면, 소스 측 전하가 트랜지스터의 임계값을 결정하게 된다.null

소스와 배수관이 역전되면 반대편의 전하가 트랜지스터 임계값을 결정한다.null

이렇게 하면 전하 트래핑 셀의 양쪽 끝에서 서로 다른 두 개의 전하 레벨이 전류 흐름의 방향에 따라 두 개의 다른 전류가 셀을 통해 흐르게 된다.null

후기 개발

NAND 충전 – Samsung 등

삼성전자는 2006년 당시 사용 중인 평면 구조와 유사한 셀 구조를 이용해 낸드 기술을 지속적으로 확장할 수 있도록 충전트래핑플래시 활용 연구 결과를 공개했다[19].이 기술은 SONOS(실리콘-산화질소-니트라이드-산화질소-실리콘) 또는 MONOS(메탈-ONOS) 캐패시터 구조에 따라 달라지며, 이 정보를 질화질층 내에 충전트랩에 저장한다.null

삼성은 연구진이 기존 3D캡 구조(이 기사 뒷부분 자세히 설명)를 제조할 수 없다고 본 타노스(Tanos, Alumina, Nitride, Oxide, Silicon)와 산화알루미늄을 미공개 고핵 유전물질로 대체하는 THNOS 등 두 가지 세포구조를 40nm에 공개했다.고k 소재는 산화알루미늄 구조보다 유지시간이 길 것으로 예상됐다.null

캡 구조에서 제어 게이트는 기존의 플로팅 게이트 셀에서 인접한 플로팅 게이트 사이에 장벽을 형성하도록 확장된다.null

이후 5년 동안 많은 기기 설계자들은 캡 구조를 점점 더 엄격한 공정 기하학적 구조로 밀어넣는 방법을 찾아냈고, 이 접근법으로 30nm 노드에서 NAND를 성공적으로 생산했다.null

충전트래핑은 여전히 낸드플래시의 미래 기술로 주목받지만 평면셀보다는 수직 구조용으로 더 검토되고 있다.null

NAND가 충전 트랩 기술을 필요로 하는 이유

그림 4.시간이 지남에 따라 프로세스 축소

낸드플래시는 매우 공격적으로 스케일링해 왔다(그림 4.). 프로세스가 이동하면서 컨트롤 게이트와 플로팅 게이트의 인터페이스 폭은 수축기의 사각형에 비례하여 줄어들고, 플로팅 게이트 사이의 간격은 프로세스 수축에 비례하여 줄어들지만 플로팅 게이트의 두께는 그대로 유지된다.(유동 게이트가 얇아질수록 전자 손실에 대한 셀의 내성이 낮아진다.)즉, 인접한 플로팅 게이트 사이의 커플링이 제어 게이트와 플로팅 게이트 사이의 커플링보다 커져서 인접 비트 사이의 데이터 손상으로 이어진다는 것을 의미한다.null

과정이 계속 줄어들면서, 이것은 점점 더 문제가 되고 있다.이러한 이유로 현대적인 NAND 플래시의 제어 게이트는 플로팅 게이트를 덮을 수 있도록 재구성되었다.캡 구조에서 제어 게이트는 기존의 플로팅 게이트 셀에서 인접한 플로팅 게이트 사이에 장벽을 형성하도록 확장된다(그림 5 참조).이것은 플로팅 게이트와 컨트롤 게이트 사이의 커플링을 증가시키는 동시에 인접한 플로팅 게이트에 대한 커플링을 감소시키는 역할을 한다.한 가지 단점은 제어 게이트가 채널과 결합하는 것이므로 이 결합을 최소화하기 위한 조치를 취해야 한다는 것이다.null

그림 5.인접 플로팅 게이트 사이의 용량성 커플링을 줄이기 위한 캡형 셀 구조

2006년에는 이들 장치에 필요한 복잡한 3단 ONO 게이트 옥사이드 생산에 어려움이 있어 50nm 노드보다 작은 공정에서 기존 플로팅 게이트 캡 구조를 제작할 수 없다고 판단되었다.null

삼성은 심지어 2006년 말에 그러한 장치를 2008년까지 40nm 공정 노드에서 생산하겠다고 발표했지만[20], 이 발표 이후 5년 동안 많은 장치 설계자들은 이 접근법으로 점점 더 엄격한 공정 기하학적 구조로 캡 구조를 밀어내 20nm 노드로 성공적으로 NAND를 생산할 수 있는 방법을 발견했다.null

충전 트랩 방식은 20nm 미만의 공정에서 NAND 플래시의 미래로 여전히 간주되며 평면뿐만 아니라 수직 3D 구조에도 고려되고 있다.null

이러한 변경이 발생할 수 있는 경우

오늘날 SanDisk는 10-19nm 범위에서 기존의 NAND 구조를 제2 노드로 계속 사용할 것으로 예상한다고 주장한다.[21]이는 산업계가 10nm에 도달할 때까지 표준 기기 구조가 제자리에 있을 수 있지만, 신뢰할 수 있는 부동문을 생산하는 문제는 각 공정의 수축에 따라 더욱 심각해진다.null

한편, 반도체 국제기술 로드맵(ITRS) 공정기술 로드맵의 2010년 공정통합·장치·구조(PIDS) 표에는[22] 2012년 22nm에서 시작해 2014년 20nm 공정으로 충전트래핑이 주류를 이루고 있다.null

향후 공정에 평면충전트랩 셀이 사용될 가능성이 있다.아직 19nm 이하의 기하학적 구조를 위한 공정을 공개한 제조업체는 없다.null

수직 구조물에 대한 충전 래핑 레이어

수직 구조는 NAND 플래시의 논리적인 다음 단계로 간주되며, 한 번 더 수평적 스케일링이 가능해진다.수직 형상은 옆으로 식각할 수 없기 때문에, 충전 트랩 레이어는 수직 NAND 플래시 스트링을 만드는 매우 흥미로운 방법이 된다.null

도시바와 삼성전자가 낸드 구조물을 담는 수직 충전 시제품을 공개했다.null

도시바의 바이오시스와 삼성의 3D 낸드

2007년[23] 도시바와 2009년[24] 삼성은 실리콘의 주어진 영역에서 비트 수를 늘리기 위해 표준 낸드 플래시 비트 스트링을 수평이 아닌 수직으로 구축하는 수단인 3D V낸드 개발을 발표했다.null

그림 6.수직 낸드 구조

이것의 단면에 대한 대략적인 아이디어는 그림 6에 나와 있다.이 도면에서 빨간색 부분은 전도성 폴리실리콘을 나타내고, 파란색은 이산화규소 단열층, 노란색은 질화수소 충전 트랩층이다.null

수직 구조물(그림 1개만 표시됨)은 교차 유전체 및 전하 트래핑 레이어(파란색 및 노란색)로 포장된 채널을 구현하는 실린더다.이러한 전도성 폴리실리콘과 이산화규소 유전체의 장치층을 제조하기 위해 먼저 표준 CMOS 논리소자를 포함하는 실리콘 기판 위에 침전시킨다.그런 다음 참호를 에칭하고 그 벽에는 먼저 이산화규소(파란색), 질화규소(노란색), 또 다른 이산화규소(파란색) 층이 퇴적되어 게이트 유전체, 전하 트랩, 터널 유전체를 순서대로 형성한다.마지막으로 그 구멍은 채널을 형성하는 전도성 폴리실리콘(빨간색)으로 채워진다.전도성 폴리실리콘의 교배층은 이 구조에서 제어 관문으로 기능한다.null

이 구조는 각 제어 게이트 사이에 충전 트랩 레이어를 절연할 필요가 없으므로 수직 방향으로 식각할 필요가 없다는 점을 활용한다.null

임베디드 메모리 내 차지 트랩

다른 기술에 비해 충전 래핑 플래시가 갖는 한 가지 장점은 표준 로직 프로세스로 비교적 쉽게 내장될 수 있다는 것이다.표준 논리 프로세스는 고전압 마스크 3개, 코어 CTF 마스크 3개를 추가하면 로직 플러스 플래시 프로세스로 전환될 수 있으며, 이 6개의 마스크 중 어느 것도 임계 레이어(즉, 프로세스의 가장 앞선 부분을 사용해야 함)가 아니다.다른 모든 논리 프로세스는 직접 공유할 수 있다.[25]null


Bandgap-Engineed Charge-Trapping 메모리 장치

ITRS PIDS 2013에서는 보유 딜레마를 해소하고 지우려면 밴드갭 엔지니어링 과금 장치가 필요하다는 점을 분명히 언급했다.그러나 단순한 산화 터널을 사용하는 SONOS는 NAND 적용에 적합하지 않다. 한 번 전자가 깊은 SiN 트랩 레벨에 갇히면 높은 전기장에서도 분리되기 어렵다.장치를 빨리 지우기 위해 기질에 있는 구멍을 SiN에 주입하여 전자 전하를 중화시킨다.SiO2의 구멍 장벽이 높기 때문에(~4.1 eV) 구멍 주입 효율이 떨어지고, 매우 얇은 터널 옥사이드(~2nm)를 사용해야만 충분한 구멍 전류를 얻을 수 있다.그러나 이런 얇은 산화 터널은 저장 전자에 의해 야기되는 약한 내장장 아래의 기질에서 직접 구멍 터널링을 막을 수 없기 때문에 데이터 보존 상태가 좋지 않다.(직접 터널링 속도는 장벽 두께의 강력한 기능이지만 전기장에 따라 약하게만 달라지기 때문에 충전 저장에 의한 빌트인 필드가 약하면 기판으로부터 직접 구멍 터널링을 일으켜 데이터 보유를 망칠 수 있다.)소노스의 몇 가지 변형이 제안되었다.터널 유전체 공학 개념은 터널링 장벽 속성을 수정하여 "변동 두께" 터널 유전체를 만드는 데 사용된다.예를 들어 단일 산화물(BE-SONOS)을 대체하기 위해 OONO의 3중 초박막(1-2nm) 층이 도입된다[H. T. Lue, 등, IEDM 2005].높은 전기장 하에서 산화물과 질화물의 상부 2개 층이 Si valence 대역 위로 상쇄되며, 기질 구멍은 쉽게 하단 얇은 산화물을 통과하여 위의 두꺼운 SiN 트래핑 층으로 주입된다.데이터 저장 모드에서는 약한 전기장이 3중층을 상쇄하지 않고 SiN의 전자와 기질의 구멍 모두 3중층의 총두께에 의해 차단된다.이후 BE-SONOS가 하이-K(Al2O3)와 메탈 게이트를 추가하여 소위 BE-MANOS[S. C. Lai, et al, NVSMW 2007]라고 불리는 지우기 성능을 강화한다.High-K Al2O3와 SiN 사이에 완충 산화물을 첨가하여 보존 상태를 개선할 것을 제안한다.현재 대량생산 3D 낸드는 BE-MANOS와 유사한 구조를 채택하고 있으며, 각 개별 기업의 세부 레시피 튜닝도 일부 변형되어 있다.터널링 장벽을 위해 설계된 밴드갭의 개념은 충전 트래핑 장치에 필요한 경로로 인식된다.null

비록 NAND가 GCR과 FG의 크로스 토크 문제를 도울 수 있고 따라서 20nm 이하로 스케일링을 약속하지만, 그것은 워드 라인 파괴와 너무 적은 전자와 같은 근본적인 한계에 도움이 되지 않는다.따라서, Roadmap 추세에서 평면 FG와 3D NAND 사이의 전환 역할을 차지한다.3D 낸드를 만들기 위해 충전 트래핑 장치를 사용하면 장치 크기가 클수록 전자 번호와 워드 라인 파괴 문제가 자연스럽게 해결된다.null

추가 읽기

  • "Samsung unwraps 40nm charge trap flash device" (Press release). Solid State Technology. 11 September 2006. Archived from the original on 3 July 2013.
  • Kinam Kim (2005). "Technology for sub-50nm DRAM and NAND flash manufacturing". Electron Devices Meeting, 2005. IEDM Technical Digest: 323–326. doi:10.1109/IEDM.2005.1609340. ISBN 0-7803-9268-X. S2CID 16423250.
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