핀펫

FinFET
이 기사는 지느러미 모양의 전계효과 트랜지스터에 관한 것입니다.강유전체 FET 게이트가 있는 강유전체 메모리는 FeFET를 참조하십시오.
이중 게이트 FinFET 디바이스

핀전계효과트랜지스터(FinFET)는 멀티게이트디바이스로 게이트가 채널의 2면, 3면 또는 4면에 배치되거나 채널을 감싸 이중 또는 짝수 게이트구조를 형성하는 기판상에 구축된 MOSFET(금속산화물반도체전계효과트랜지스터)이다.이러한 디바이스에는 소스/드레인 영역이 실리콘 표면에서 핀을 형성하기 때문에 "FinFETs"라는 총칭이 붙습니다.FinFET 소자는 평면 CMOS([1]상보 금속산화물반도체) 기술에 비해 전환 시간이 상당히 빠르고 전류 밀도가 높다.

FinFET는 비평면 트랜지스터 또는 "3D" 트랜지스터의 [2]한 종류입니다.이것은 현대 나노 전자 반도체 소자 제작의 기초가 됩니다.FinFET 게이트를 활용한 마이크로칩은 2010년대 상반기에 처음 상용화돼 14nm, 10nm, 7nm 공정 노드에서 게이트 설계를 주도했다.

하나의 FinFET 트랜지스터에는 구동 강도 및 성능을 높이기 위해 여러 개의 핀이 나란히 배열되어 있고 모두 하나의 게이트로 덮여 있는 것이 일반적입니다.[3]

역사

MOSFET가 1960년 [4]Bell Labs의 Mohamed Atalla와 Dawon Khang에 의해 처음 시연된 후 H.R.에 의해 이중 게이트 박막 트랜지스터(TFT)의 개념이 제안되었습니다.Farrah(Bendix Corporation)와 R.F.1967년 [5]스타인버그요이중 게이트 MOSFET는 후에 평면 XMOS 트랜지스터를 [6]기술하는 1980년 특허로 ETL(Electrotechnical Laboratory)의 세키가와 토시히로에 의해 제안되었습니다.세키가와는 1984년 ETL에서 하야시 유타카와 함께 XMOS 트랜지스터를 제작했다.이들은 완전 고갈된 실리콘 온 인슐레이터(SOI) 장치를 [7][8]함께 연결된 2개의 게이트 전극 사이에 끼우면 쇼트 채널 효과를 크게 줄일 수 있음을 입증했습니다.

최초의 FinFET 트랜지스터 타입은,[7][9][10] 1989년에 히타치 중앙 연구소의 다이히사모토, 토루 카가, 카와모토 요시후미, 다케다 에이지에 의해서 일본에서 제조된 「결손된 린 채널 트랜지스터」 또는 「델타」트랜지스터라고 불렸습니다.트랜지스터의 게이트는 상단과 측면 모두에서 또는 측면에서만 반도체 채널 핀을 덮어서 전기적으로 접촉할 수 있습니다.전자는 트라이게이트 트랜지스터, 후자는 더블게이트 트랜지스터라고 불립니다.이중 게이트 트랜지스터는 선택적으로 각 측면을 두 개의 다른 단자 또는 접점에 연결할 수 있습니다.이 변형은 분할 트랜지스터라고 불립니다.이를 통해 트랜지스터 작동을 보다 정교하게 제어할 수 있습니다.

인도네시아 엔지니어 Effendi Leobandung은 미네소타 대학에서 일하는 동안 Stephen Y와 함께 논문을 발표했습니다.Chou는 1996년 제54회 Device Research Conference에서 넓은 CMOS 트랜지스터를 폭이 좁은 여러 채널로 절단하여 디바이스 스케일링을 개선하고 유효 디바이스 폭을 [11]늘림으로써 디바이스 전류를 증가시키는 이점을 설명하였습니다.이 구조는 현대 FinFET의 모습이다.좁은 폭으로 절단함으로써 디바이스 폭의 일부가 희생되지만, 높은 [12]지느러미의 경우 좁은 지느러미의 측벽 전도가 손실을 메우는 것보다 더 크다.디바이스의 채널 폭은 35nm, 채널 [11]길이는 70nm였습니다.

Digh Hisamoto의 Delta 트랜지스터 연구의 잠재력은 국방고등연구프로젝트국(DARPA)의 관심을 끌었으며, DARPA는 1997년 UC버클리 연구팀에 DELTA [13]기술을 기반으로 한 심층 서브미크론 트랜지스터 개발을 수주했다.이 그룹은 TSMC의 Chenming Hu와 함께 Hisamoto가 이끌었다.이 팀은 1998년과 [14]2004년 사이에 다음과 같은 돌파구를 마련했다.

  • 1998 – N채널 FinFET (17 nm)– 다이히사모토, 천밍후, 류쯔재왕, 제프리 보코르, 리원친, 자쿠브 케지에스키, 에릭 앤더슨, 다케우치 히데키, 아사노 카즈야[15]
  • 1999 – P채널 FinFET (sub-50 nm)– Digh Hisamoto, Chenming Huuang, Wen-Chin Lee, Charles Koo, Leland Chang, Jakub Kedzierski, Erik Anderson, Hideki[16] Takucheuchei
  • 2001 – 15 nm 핀펫 – Chenming Hu, 최양규, Nick Lindert, P. Xuan, S.탕, D.하, 에릭 앤더슨, 류쯔재 킹, 제프리[17] 보코르
  • 2002 – 10 nm FinFET – Shibly Ahmed, Scott Bell, Cyrus Tabery, Jeffrey Bokor, David Kyser, Chenming Hu, Tsu-Jae King Liu, Bin Yu, Leland Chang[18]
  • 2004 – 고음질/금속 게이트 핀펫 – D. Ha, 다케우치 히데키, 최양규, 쯔재킹류, W. Bai, D.-L. Kwong, A.아가르왈

그들은 2000년 12월 [19]논문에 "FinFET"(핀 전계효과 트랜지스터)라는 용어를 만들어 냈는데, 이는 SOI [20]기판 위에 구축된 비평면 이중 게이트 트랜지스터를 설명하는 데 사용되었다.

2006년 한국과학기술원(KAIST)과 국립나노팹센터 연구팀이 게이트만능(GAA)[21][22] 핀펫 기술을 기반으로 세계에서 가장 작은 나노 전자 소자인 3nm 트랜지스터를 개발했다.2011년 라이스 대학의 연구자 마수드 로스타미와 카틱 모한람은 핀펫이 2개의 전기적으로 독립된 게이트를 가질 수 있다는 것을 증명했습니다.이것에 의해, 회로 설계자는 효율적이고 저전력 [23]게이트를 설계할 수 있는 유연성을 얻을 수 있습니다.

2020년 Chenming Hu는 FinFET를 개발한 공로로 IEEE 명예 훈장을 받았습니다.이 공로로 IEEE는 트랜지스터를 3차원으로 끌어올려 무어의 [24]법칙을 확장했습니다.

상용화

불과 0.7볼트로 작동하는 업계 최초의 25나노미터 트랜지스터는 2002년 12월 TSMC에 의해 시연되었습니다.그리스 문자 "Omega"와 게이트가 소스/드레인 구조를 감싸는 형태 사이의 유사성을 따서 명명된 "Omega FinFET" 설계는 N-Type 트랜지스터의 게이트 지연이 0.39피코초(ps)에 불과합니다.d 0.88 ps(P 타입의 경우).

삼성은 2004년 벌크 핀펫(Bulk FinFET) 디자인을 시연하면서 핀펫 소자를 양산할 수 있었다.이들은 90nm 벌크 FinFET [14]프로세스로 제조된 Dynamic Random-Access Memory(DRAM; 다이내믹랜덤 액세스 메모리)를 시연했습니다.

2011년 인텔은 3면이 채널을 둘러싸고 있는 트라이게이트 트랜지스터를 시연하여 평면 트랜지스터에 비해 에너지 효율을 [25][26][27]높이고 게이트 지연을 줄여 성능을 향상시켰습니다.

22nm 이하에서 상업적으로 생산된 칩은 일반적으로 FinFET 게이트 설계를 사용합니다(그러나 평면 공정이 18nm까지 존재하며 12nm가 개발 중입니다).인텔의 트라이게이트 베리안트는 2011년 아이비브릿지 [28]마이크로아키텍처용으로 22nm로 발표되었습니다.이 디바이스는 2012년 이후에 출하되었습니다.2014년부터 14nm(또는 16nm)의 주요 주조 공장(TSMC, Samsung, GlobalFoundries)에서 FinFET 설계를 사용했습니다.

2013년 SK하이닉스는 16nm 공정,[29] TSMC는 16nm FinFET 공정,[30] 삼성전자는 10nm 공정의 양산을 시작했다.[31]TSMC는 2017년부터 [32]7nm 공정 생산을 시작했으며 삼성은 2018년부터 [33]5nm 공정 생산을 시작했다.2019년 삼성은 [34]2021년까지 3nm GAFET 공정의 상용 생산 계획을 발표했다.

나노전자 핀펫 반도체 메모리의 상업적인 생산은 2010년대에 [35]시작되었다.2013년 SK하이닉스는 16nm 낸드플래시 [29]양산을, 삼성전자는 10nm 멀티레벨셀(MLC) 낸드플래시 [31]생산을 시작했다.2017년 TSMC는 7nm [32]공정을 이용한 SRAM 메모리 생산을 시작했습니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ Kamal, Kamal Y. (2022). "The Silicon Age: Trends in Semiconductor Devices Industry" (PDF). Journal of Engineering Science and Technology Review. 15 (1): 110–115. doi:10.25103/jestr.151.14. ISSN 1791-2377. Retrieved 2022-05-26.
  2. ^ "What is Finfet?". Computer Hope. April 26, 2017. Retrieved 4 July 2019.
  3. ^ "Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011".
  4. ^ "1960: Metal Oxide Semiconductor (MOS) Transistor Demonstrated". The Silicon Engine. Computer History Museum. Retrieved 25 September 2019.
  5. ^ Farrah, H.R.; Steinberg, R.F. (February 1967). "Analysis of double-gate thin-film transistor". IEEE Transactions on Electron Devices. 14 (2): 69–74. Bibcode:1967ITED...14...69F. doi:10.1109/T-ED.1967.15901.
  6. ^ Koike, Hanpei; Nakagawa, Tadashi; Sekigawa, Toshiro; Suzuki, E.; Tsutsumi, Toshiyuki (23 February 2003). "Primary Consideration on Compact Modeling of DG MOSFETs with Four-terminal Operation Mode". TechConnect Briefs. 2 (2003): 330–333. S2CID 189033174.
  7. ^ a b Colinge, J.P. (2008). FinFETs and Other Multi-Gate Transistors. Springer Science & Business Media. pp. 11 & 39. ISBN 9780387717517.
  8. ^ Sekigawa, Toshihiro; Hayashi, Yutaka (August 1984). "Calculated threshold-voltage characteristics of an XMOS transistor having an additional bottom gate". Solid-State Electronics. 27 (8): 827–828. Bibcode:1984SSEle..27..827S. doi:10.1016/0038-1101(84)90036-4. ISSN 0038-1101.
  9. ^ Hisamoto, Digh; Kaga, Toru; Kawamoto, Yoshifumi; Takeda, Eiji (December 1989). "A fully depleted lean-channel transistor (DELTA)-a novel vertical ultra thin SOI MOSFET". International Technical Digest on Electron Devices Meeting: 833–836. doi:10.1109/IEDM.1989.74182. S2CID 114072236.
  10. ^ "IEEE Andrew S. Grove Award Recipients". IEEE Andrew S. Grove Award. Institute of Electrical and Electronics Engineers. Retrieved 4 July 2019.
  11. ^ a b Leobandung, Effendi; Chou, Stephen Y. (1996). "Reduction of short channel effects in SOI MOSFETs with 35 nm channel width and 70 nm channel length". 1996 54th Annual Device Research Conference Digest: 110–111. doi:10.1109/DRC.1996.546334. ISBN 0-7803-3358-6. S2CID 30066882.
  12. ^ Leobandung, Effendi (June 1996). Nanoscale MOSFETs and single charge transistors on SOI. Minneapolis, MN: U of Minnesota, Ph.D. Thesis. p. 72.
  13. ^ "The Breakthrough Advantage for FPGAs with Tri-Gate Technology" (PDF). Intel. 2014. Retrieved 4 July 2019.
  14. ^ a b Tsu-Jae King, Liu (June 11, 2012). "FinFET: History, Fundamentals and Future". University of California, Berkeley. Symposium on VLSI Technology Short Course. Archived from the original on 28 May 2016. Retrieved 9 July 2019.
  15. ^ Hisamoto, Digh; Hu, Chenming; Liu, Tsu-Jae King; Bokor, Jeffrey; Lee, Wen-Chin; Kedzierski, Jakub; Anderson, Erik; Takeuchi, Hideki; Asano, Kazuya (December 1998). "A folded-channel MOSFET for deep-sub-tenth micron era". International Electron Devices Meeting 1998. Technical Digest (Cat. No.98CH36217): 1032–1034. doi:10.1109/IEDM.1998.746531. ISBN 0-7803-4774-9. S2CID 37774589.
  16. ^ Hisamoto, Digh; Kedzierski, Jakub; Anderson, Erik; Takeuchi, Hideki (December 1999). "Sub 50-nm FinFET: PMOS" (PDF). International Electron Devices Meeting 1999. Technical Digest (Cat. No.99CH36318): 67–70. doi:10.1109/IEDM.1999.823848. ISBN 0-7803-5410-9. S2CID 7310589.
  17. ^ Hu, Chenming; Choi, Yang-Kyu; Lindert, N.; Xuan, P.; Tang, S.; Ha, D.; Anderson, E.; Bokor, J.; Tsu-Jae King, Liu (December 2001). "Sub-20 nm CMOS FinFET technologies". International Electron Devices Meeting. Technical Digest (Cat. No.01CH37224): 19.1.1–19.1.4. doi:10.1109/IEDM.2001.979526. ISBN 0-7803-7050-3. S2CID 8908553.
  18. ^ Ahmed, Shibly; Bell, Scott; Tabery, Cyrus; Bokor, Jeffrey; Kyser, David; Hu, Chenming; Liu, Tsu-Jae King; Yu, Bin; Chang, Leland (December 2002). "FinFET scaling to 10 nm gate length" (PDF). Digest. International Electron Devices Meeting: 251–254. CiteSeerX 10.1.1.136.3757. doi:10.1109/IEDM.2002.1175825. ISBN 0-7803-7462-2. S2CID 7106946.
  19. ^ Hisamoto, Digh; Hu, Chenming; Bokor, J.; King, Tsu-Jae; Anderson, E.; et al. (December 2000). "FinFET-a self-aligned double-gate MOSFET scalable to 20 nm". IEEE Transactions on Electron Devices. 47 (12): 2320–2325. Bibcode:2000ITED...47.2320H. CiteSeerX 10.1.1.211.204. doi:10.1109/16.887014.
  20. ^ Hisamoto, Digh; Hu, Chenming; Huang, Xuejue; Lee, Wen-Chin; Kuo, Charles; et al. (May 2001). "Sub-50 nm P-channel FinFET" (PDF). IEEE Transactions on Electron Devices. 48 (5): 880–886. Bibcode:2001ITED...48..880H. doi:10.1109/16.918235.
  21. ^ "Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )", Nanoparticle News, 1 April 2006, archived from the original on 6 November 2012, retrieved 6 July 2019
  22. ^ Lee, Hyunjin; et al. (2006), "Sub-5nm All-Around Gate FinFET for Ultimate Scaling", Symposium on VLSI Technology, 2006: 58–59, doi:10.1109/VLSIT.2006.1705215, hdl:10203/698, ISBN 978-1-4244-0005-8, S2CID 26482358
  23. ^ Rostami, M.; Mohanram, K. (2011). "Dual-Vth Independent-Gate FinFETs for Low Power Logic Circuits" (PDF). IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 30 (3): 337–349. doi:10.1109/TCAD.2010.2097310. hdl:1911/72088. S2CID 2225579.
  24. ^ "How the Father of FinFETs Helped Save Moore's Law: Chenming Hu, the 2020 IEEE Medal of Honor recipient, took transistors into the third dimension". IEEE Spectrum. 21 April 2020. Retrieved 27 December 2021.
  25. ^ Bohr, Mark; Mistry, Kaizad (May 2011). "Intel's Revolutionary 22 nm Transistor Technology" (PDF). intel.com. Retrieved April 18, 2018.
  26. ^ Grabham, Dan (May 6, 2011). "Intel's Tri-Gate transistors: everything you need to know". TechRadar. Retrieved April 19, 2018.
  27. ^ Bohr, Mark T.; Young, Ian A. (2017). "CMOS Scaling Trends and Beyond". IEEE Micro. 37 (6): 20–29. doi:10.1109/MM.2017.4241347. S2CID 6700881. The next major transistor innovation was the introduction of FinFET (tri-gate) transistors on Intel's 22-nm technology in 2011.
  28. ^ 인텔 22nm 3D 트라이게이트 트랜지스터 테크놀로지
  29. ^ a b "History: 2010s". SK Hynix. Retrieved 8 July 2019.
  30. ^ "16/12nm Technology". TSMC. Retrieved 30 June 2019.
  31. ^ a b "Samsung Mass Producing 128Gb 3-bit MLC NAND Flash". Tom's Hardware. 11 April 2013. Retrieved 21 June 2019.
  32. ^ a b "7nm Technology". TSMC. Retrieved 30 June 2019.
  33. ^ Shilov, Anton. "Samsung Completes Development of 5nm EUV Process Technology". www.anandtech.com. Retrieved 2019-05-31.
  34. ^ Armasu, Lucian (11 January 2019), "Samsung Plans Mass Production of 3nm GAAFET Chips in 2021", www.tomshardware.com
  35. ^ Kamal, Kamal Y. (2022). "The Silicon Age: Trends in Semiconductor Devices Industry" (PDF). Journal of Engineering Science and Technology Review. 15 (1): 110–115. doi:10.25103/jestr.151.14. ISSN 1791-2377. Retrieved 2022-05-26.

외부 링크