CMOS

CMOS
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CMOS 인버터(논리 게이트가 아님)

보완대칭 금속-산화물-반도체(COS-MOS)라고도 하는 보완금속-산화물-반도체(CMOS, "see-moss"로 발음)는 금속-산화물-산화물-산화물-반도체-전계효과 트랜지스터(MOSFET) 제조 공정의 일종으로 로직 기능에 p형 및 n형 MOSFET의 보완 대칭 쌍을 사용한다.[1]CMOS 기술은 마이크로프로세서, 마이크로컨트롤러, 메모리 칩(CMOS BIOS 포함), 기타 디지털 로직 회로를 포함한 집적회로(IC) 칩의 구축에 사용된다.CMOS 기술은 이미지 센서(CMOS 센서), 데이터 컨버터, RF 회로(RF CMOS), 고도로 통합된 트랜시버 등의 아날로그 회로에도 많은 유형의 통신을 위해 사용된다.

보완적 MOS(CMOS) 공정은 원래 Fairchild Semiconductor에서 Frank Wanlas가 구상하고, 이듬해인 1963년 콘퍼런스에서 Wanlas와 Chi-Tang Sah가 제시하였다.완라스는 이후 CMOS 회로에 대한 미국 특허 3,356,858을 출원했고, 1967년에 허가되었다.RCA는 1960년대 후반 '코스-MOS'라는 상표로 이 기술을 상용화하면서 다른 제조사들도 다른 이름을 찾을 수밖에 없었고, 1970년대 초까지 'CMOS'가 이 기술의 표준명이 되었다.CMOS는 결국 NMOS를 1980년대 초기의 트랜지스터-트랜지스터 논리(TTL) 기술을 대체하면서 초대형 통합(VLSI) 칩의 지배적인 MOSFET 제조 공정으로 추월했다.CMOS는 이후 VLSI 칩에서 MOSFET 반도체 소자의 표준 제조 공정을 유지해왔다.2011년 현재 대부분의 디지털, 아날로그, 혼합 신호 IC를 포함한 IC 칩의 99%가 CMOS 기술을 사용하여 제조되고 있다.[2]

CMOS 기기의 두 가지 중요한 특성은 높은 소음 내성과 낮은 정적 전력 소비량이다.[3]MOSFET 쌍의 트랜지스터 한 개는 항상 꺼지기 때문에 직렬 조합은 켜짐 상태와 꺼짐 상태 사이의 스위칭 중에만 순간적으로 상당한 전력을 소비한다.따라서 CMOS 소자는 NMOS 논리 또는 트랜지스터-트랜지스터 논리(TTL)와 같은 다른 형태의 논리만큼 많은 폐열을 생성하지 않으며, 일반적으로 상태는 변경되지 않더라도 일정량의 상전류를 가지고 있다.이러한 특성은 CMOS가 칩에 고밀도의 논리 기능을 통합할 수 있게 한다.CMOS가 VLSI 칩에서 가장 널리 사용되는 기술이 된 것은 이러한 이유에서였다.

"금속-산화물-반도체"라는 문구는 MOS 전계효과 트랜지스터의 물리적 구조를 가리키는 것으로, 산화절연체 위에 금속 게이트 전극이 놓여 있고, 이는 반도체 재료 위에 있다.알루미늄은 한때 사용됐지만 지금은 소재가 폴리실리콘이다.IBM과 인텔이 발표한 CMOS 공정에서 45나노미터 노드와 더 작은 사이즈의 고배열 유전체 재료의 등장으로 다른 금속 관문이 다시 등장했다.[4]

기술적 세부사항

추가 정보:반도체 제조 공정

"CMOS"는 디지털 회로 설계의 특정 스타일과 집적 회로(칩)에서 회로를 구현하는 데 사용되는 프로세스 제품군을 모두 의미한다.CMOS 회로는 저항 부하가 있는 논리 패밀리보다 더 적은 전력을 소모한다.이러한 이점이 증가하고 중요성이 커짐에 따라 CMOS 공정과 변형이 지배하게 되었고, 따라서 현대적인 집적회로 제조의 대부분은 CMOS 공정에서 이루어진다.[5]CMOS 로직은 NMOS 로직보다 7배 이상,[6] 양극 트랜지스터 트랜지스터 로직(TTL)보다 약 10만배 적은 전력을 소비한다.[7][8]

CMOS 회로는 로직 게이트와 기타 디지털 회로를 구현하기 위해 p형 및 n형 금속-산화물-반도체-전계효과 트랜지스터(MOSFET)를 조합하여 사용한다.CMOS 로직은 별도의 시연용 장치로 구현될 수 있지만 상용 CMOS 제품은 10~400mm의2 직사각형 실리콘 조각에 두 유형의 최대 수십억 개의 트랜지스터로 구성된 집적회로다.[citation needed]

CMOS는 항상 모든 강화 모드 MOSFET를 사용한다(즉, 게이트 대 소스 전압이 0이면 트랜지스터가 꺼진다).[9]

역사

추가 정보: MOSFET 및 트랜지스터 밀도

보완적 대칭의 원리는 1953년 조지 시클라이에 의해 처음 도입되었는데, 그는 그 후 여러 보완적 양극 회로에 대해 논의하였다.또한 RCA에서 Paul Weimer는 CMOS와 가까운 친척인 1962년에 박막 트랜지스터(TFT) 보완 회로를 발명했다. 그는 보완적인 플립플롭과 인버터 회로를 발명했지만, 보다 복잡한 보완 논리에서는 아무 일도 하지 않았다.그는 같은 기질의 회로에 p채널과 n채널 TFT를 처음으로 투입할 수 있는 사람이었다.3년 전, 존 T. 월마크와 샌포드 M.Marcus는 보완 메모리 회로를 포함하여 JFET를 이용하여 집적회로로서 구현되는 다양한 복잡한 논리 기능을 발표했다.Frank Wanlas는 RCA에서 Weimer가 한 일에 익숙했다.[10][11][12][13][14][15]

MOSFET(금속산화반도체 전계효과 트랜지스터, 또는 MOS 트랜지스터)는 모하메드 M에 의해 발명되었다. 1959년 벨 연구소의 아탈라와 다원 캉.원래 MOSFET 제작 공정에는 PMOS(p-type MOS)와 NMOS(n-type MOS) 두 종류가 있었다.[16]두 종류 모두 아탈라와 Kahng가 MOSFET를 처음 발명할 때 개발한 것으로, 1960년에 20µm의 게이트 길이와 10µm의 PMOS와 NMOS 소자를 모두 조작했다.[17][18]처음에는 양극성 트랜지스터를 선호하여 Bell Labs에 의해 MOSFET가 간과되고 무시되었지만,[17] MOSFET의 발명은 Fairchild Semiconductor에 상당한 관심을 불러일으켰다.[16]치 탕 사는 아탈라의 작품을 바탕으로 1960년 말 자신의 모스 제어 테트로드를 조작해 페어차일드(Fairchild)에게 모스 기술을 소개했다.[19][16]

PMOS와 NMOS 공정을 모두 결합한 새로운 형태의 MOSFET 로직은 페어차일드(Fairchild)에서 치탕 사(Chi-Tang Sah)와 프랭크 완글라스(Frank Wanlas)에 의해 보완 MOS(CMOS)라고 불리는 것이 개발되었다.1963년 2월, 그들은 이 발명품을 연구 논문에 발표했다.[20][21]완라스가 제출한 연구 논문과 특허 모두에서 CMOS 장치의 제작은 배수 접촉과 선원 접촉 사이에 위치한 이산화 규소 층을 산출하기 위한 실리콘 기질의 열 산화에 기초하여 개략적으로 설명되었다.[22][21]

CMOS는 1960년대 후반 RCA에 의해 상용화되었다.RCA는 1965년 공군 컴퓨터용 CMOS 회로를 개발한 후 1968년 288비트 CMOS SRAM 메모리 칩을 개발하여 집적회로(ICs) 설계를 위해 CMOS를 채택했다.[20]RCA는 또한 1968년에 CMOS를 4,000 시리즈 집적회로용으로 사용했는데, 20μm의 반도체 제조 공정을 시작으로 이후 몇 년에 걸쳐 점차 10μm 공정으로 확장되었다.[23]

CMOS 기술은 당시 더 강력했던 NMOS를 유리하게 미국 반도체 업계에 의해 초기에는 간과되었다.그러나 CMOS는 전력 소비량이 적어 일본 반도체 제조사들에 의해 빠르게 채택되고 더욱 발전하여 일본 반도체 산업의 성장을 이끌었다.[24]도시바는 1969년 일반 CMOS에 비해 전력 소비량이 낮고 가동 속도가 빠른 회로 기술인 C²MOS(Clocked CMOS)를 개발했다.도시바는 C²MOS 기술을 활용해 1971년 개발, 1972년 출시한 샤프의 엘시 미니 LED 포켓 계산기용 대규모 통합(LSI) 칩을 개발했다.[25]수와 세이코샤(현 세이코 엡손)는 1969년 세이코 쿼츠 시계용 CMOS IC칩 개발에 착수했으며, 1971년 세이코 아날로그 쿼츠 38SQW 시계가 출시되면서 양산을 시작했다.[26]첫 양산형 CMOS 소비자 전자제품은 1970년 출시된 해밀턴 펄서 "Wrist Computer" 디지털 시계였다.[27]낮은 전력 소비량 때문에 CMOS 로직은 1970년대부터 계산기와 시계 등에 널리 사용되어 왔다.[6]

1970년대 초기의 마이크로프로세서는 초기 마이크로프로세서 산업을 지배했던 PMOS프로세서였다.1970년대 후반까지 NMOS 마이크로프로세서는 PMOS 프로세서를 추월했다.[28]CMOS 마이크로프로세서는 1975년에 도입되었고, Intersil 6100과 [28]RCA CDP 1801이 도입되었다.[29]그러나 CMOS 프로세서는 1980년대에 이르러서야 지배적이 되었다.[28]

CMOS는 처음에는 NMOS 논리보다 느렸기 때문에 1970년대에 NMOS는 컴퓨터에 더 널리 사용되었다.[6]인텔 5101(1kb SRAM) CMOS 메모리 칩(1974)의 액세스 시간이 800ns인 반면,[30][31] 당시 가장 빠른 NMOS 칩인 인텔 2147(4kb SRAM) HMOS 메모리 칩(1976)의 액세스 시간은 55/70ns였다.[6][31]1978년 마스하라 도시아키가 이끄는 히타치 연구팀이 3μm 공정으로 제조한 HM6147(4kb SRAM) 메모리 칩을 탑재한 트윈웰 하이-CMOS 공정을 소개했다.[6][32][33]히타치 HM6147 칩은 인텔 2147 HMOS 칩의 성능(55/70ns 액세스)에 필적할 수 있었고, HM6147도 2147(110mA)에 비해 전력(15mA)을 크게 덜 소비했다.비교할 수 있는 성능과 훨씬 적은 전력 소비량으로, 트윈웰 CMOS 공정은 결국 NMOS를 1980년대 컴퓨터용 가장 보편적인 반도체 제조 공정으로 추월했다.[6]

1980년대에 CMOS 마이크로프로세서는 NMOS 마이크로프로세서를 앞질렀다.[28]1989년 목성의 궤도를 돌게 된 NASA의 갈릴레오 우주선은 낮은 전력 소비 때문에 RCA 1802 CMOS 마이크로프로세서를 사용했다.[27]

인텔은 1983년 CMOS 반도체 소자 제작에 1.5μm 공정을 도입했다.[34]1980년대 중반 IBM의 비잔 다바리는 고성능, 저전압, 심층 서브마이크론 CMOS 기술을 개발하여 휴대용 컴퓨터와 배터리 구동식 휴대용 전자장치를 개발할 수 있었다.[35]1988년 다바리는 고성능 250나노미터 CMOS 과정을 시연하는 IBM 팀을 이끌었다.[36]

후지쯔는 1987년 700nm CMOS 공정을 상용화했고,[34] 이후 1989년 히타치, 미쓰비시전기, NEC, 도시바 등이 500nm CMOS를 상용화했다.[37]1993년 소니는 350nm CMOS 공정을 상용화하였고, 히타치와 NEC는 250nm CMOS 공정을 상용화하였으며, 히타치는 1995년 160nm CMOS 공정을, 미쓰비시는 1996년 150nm CMOS를, 삼성전자는 1999년에 140nm를 상용화하였다.[37]

2000년에는 구르테즈 싱 산두와 트룽 T.마이크론 테크놀로지의 Doan은 원자층 증착 고밀도 유전체 필름을 발명하여 비용 효율적인 90nm CMOS 공정을 개발하였다.[35][38]도시바와 소니는 2002년 65nm CMOS 공정을 개발했고,[39] TSMC는 2004년 45nm CMOS 논리 개발에 착수했다.[40]구르테즈 싱 산두가 마이크론 테크놀로지에 투구 더블 패터링을 개발하면서 2000년대에는 30nm급 CMOS가 개발되었다.[35]

CMOS는 대부분의 최신 LSI 및 VLSI 장치에 사용된다.[6]2010년 기준으로 매년 와트당 성능이 가장 좋은 CPU는 1976년 이후 CMOS 정적 로직이다.[citation needed]2019년 기준 평면 CMOS 기술은 여전히 반도체 소자 제작의 가장 보편적인 형태지만 점차 20nm 이하 반도체 노드 제작이 가능한 비 평면 핀펫 기술로 대체되고 있다.[41]

반전

CMOS 회로는 모든 P형 금속-산화물-반도체(PMOS) 트랜지스터가 전압 소스 또는 다른 PMOS 트랜지스터로부터 입력을 받아야 하는 방식으로 구성된다.마찬가지로 모든 NMOS 트랜지스터는 접지 또는 다른 NMOS 트랜지스터의 입력이 있어야 한다.PMOS 트랜지스터의 구성은 낮은 게이트 전압을 인가할 때 소스와 배출 접점 사이에 저저항을 발생시키고, 높은 게이트 전압을 인가할 때 고저항을 발생시킨다.반면 NMOS 트랜지스터의 구성은 게이트 전압이 낮을 때 소스와 배출 사이에 고저항을 발생시키고, 게이트 전압이 높을 때는 저저항을 발생시킨다.CMOS는 모든 nMOSFET를 pMOSFET로 보완하고 양쪽 게이트와 배수관을 함께 연결함으로써 전류 감소를 달성한다.게이트에 높은 전압이 가해지면 nMOSFET가 전도되고 pMOSFET가 전도되지 않는 반면 게이트에 낮은 전압이 가해지면 역전이 발생한다.이 배열은 전력 소비와 열 발생을 크게 줄인다.그러나 전환 시간 동안 두 MOSFET는 게이트 전압이 한 상태에서 다른 상태로 흐를 때 잠시 수행된다.이는 전력 소비량의 짧은 증가를 유도하고 고주파에서 심각한 문제가 된다.

정적 CMOS 인버터.V와dd V는ss 각각 배수관과 소스의 대기상태다.

인접한 이미지는 입력이 PMOS 트랜지스터(도표 상단)와 NMOS 트랜지스터(도표 하단)에 모두 연결되었을 때 발생하는 현상을 보여준다.Vdd는 전원 공급 장치에 연결된 양의 전압이고 VSS는 접지된 전압이다.A는 입력이고 Q는 출력이다.

A의 전압이 낮을 때(즉, VSS에 가까울 때), NMOS 트랜지스터의 채널이 고저항 상태로 되어 VSS를 Q에서 분리한다.PMOS 트랜지스터의 채널은 저저항 상태로 Vdd를 Q. Q에 연결하므로 Vdd를 등록한다.

반면 A의 전압이 높을 때(즉, Vdd에 가까울 때) PMOS 트랜지스터는 높은 저항 상태에 빠지며, Vdd를 Q에서 분리한다.NMOS 트랜지스터는 VSS를 Q에 연결하는 저저항 상태에 있다.이제 Q는 VSS를 등록한다.

요컨대 PMOS와 NMOS 트랜지스터의 출력은 상호 보완적이어서 입력이 낮을 때는 출력이 높고, 입력이 높을 때는 출력이 낮다.어떤 입력이든 출력은 절대 부동 상태로 두지 않는다.이러한 입력과 출력의 동작 때문에 CMOS 회로의 출력은 입력의 역이다.

트랜지스터의 저항은 절대 0이나 무한대로 정확하게 동일하지 않기 때문에 Q는 VSS나 Vdd와 정확하게 동일하지 않지만 Q는 항상 Vdd(또는 A가 VSS에 가까웠다면 그 반대)에 비해 VSS에 가까울 것이다.이러한 증폭이 없다면 직렬로 묶을 수 있는 논리 게이트의 수에 매우 낮은 한계가 있을 것이고, 수십억 개의 트랜지스터를 가진 CMOS 논리는 불가능할 것이다.

전원 공급 핀

참고 항목:IC 전원 공급 핀

CMOS용 전원 공급 핀은 제조업체에 따라 V와DD V, 또는SS V와CC 접지(GND)라고 한다.V와DD V는SS 기존 MOS 회로의 이월이며, 배출 및 소스 공급의 약자.[42]두 공급품 모두 실제 공급원이기 때문에 CMOS에는 직접 적용되지 않는다.V와CC 그라운드는 TTL 로직으로부터의 이월이며, CMOS의 54C/74C 라인의 도입으로 그 명칭이 유지되었다.

이중성

CMOS 회로의 중요한 특징은 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 존재하는 이중성이다.CMOS 회로는 출력에서 전원 또는 접지까지의 경로가 항상 존재하도록 만들기 위해 생성된다.이를 위해 전압원에 대한 모든 경로 집합은 접지 경로 집합의 보완이어야 한다.이것은 하나를 다른 하나의 NOT의 관점에서 정의함으로써 쉽게 달성될 수 있다.De Morgan의 법칙에 기초한 논리 때문에 PMOS 트랜지스터는 병렬로 해당 NMOS 트랜지스터를, 직렬로 된 PMOS 트랜지스터는 병렬로 해당 NMOS 트랜지스터를 가지고 있다.

논리학

CMOS 논리에서의 NAND 게이트

AND 및 OR 게이트와 같은 보다 복잡한 논리 기능은 논리를 나타내기 위해 게이트 사이의 경로를 조작해야 한다.경로가 직렬로 2개의 트랜지스터로 구성된 경우, 두 트랜지스터는 AND를 모델링하여 해당 공급 전압에 대한 저항이 낮아야 한다.경로가 두 개의 트랜지스터로 병렬로 구성되는 경우, 한 개 또는 두 개의 트랜지스터 모두 OR을 모델링하여 공급 전압을 출력에 연결하기 위한 저저항을 가져야 한다.

오른쪽은 CMOS 로직으로 NAND 게이트의 회로도 입니다.A와 B 입력이 모두 높으면 NMOS 트랜지스터(도표 하단 절반)가 모두 수행되고, PMOS 트랜지스터(상단 절반)가 수행하지 않으며, 출력과 Vss(접지) 사이에 전도성 경로가 설정되어 출력이 낮아진다.A와 B 입력이 모두 낮으면 NMOS 트랜지스터 중 어느 것도 수행하지 않는 반면, PMOS 트랜지스터 두 개가 모두 수행하여 출력과 Vdd(전압 소스) 사이에 전도성 경로를 설정하여 출력을 하이로 만든다.A 또는 B 입력 중 하나가 낮으면 NMOS 트랜지스터 중 하나가 수행되지 않고, PMOS 트랜지스터 중 하나가 수행되며, 출력과 Vdd(전압 소스) 사이에 전도성 경로가 설정되어 출력이 높게 된다.출력이 낮아지는 두 입력의 유일한 구성은 둘 다 높을 때 뿐이므로 이 회로는 NAND(NOT AND) 논리 게이트를 구현한다.

NMOS 로직 대비 CMOS의 장점은 NMOS 로직의 부하 저항기와 달리 (PMOS) 풀업 트랜지스터는 켤 때 저항이 낮기 때문에 출력 전환 속도가 모두 빠르다는 것이다.또한 출력 신호는 로우 레일과 하이 레일 사이의 최대 전압을 회전시킨다.이 강력하고 거의 대칭에 가까운 반응은 CMOS가 노이즈에 대한 내성을 더 크게 만들기도 한다.

CMOS 회로의 지연 계산 방법은 논리적 노력을 참조하십시오.

예: 실제 레이아웃의 NAND 게이트

NAND 회로의 물리적 레이아웃.N형 확산과 P형 확산의 넓은 지역은 트랜지스터의 일부분이다.왼쪽의 작은 두 지역은 빗장을 방지하는 탭이다.
반도체 마이크로 패브릭에서 P형 기질에 CMOS 인버터 제작 프로세스 단순화1단계에서는 열 산화를 통해 초기에 이산화규소 층이 형성된다 참고: 게이트, 출처 및 배수 접점이 실제 장치에서는 일반적으로 동일한 평면에 있지 않으며 다이어그램은 스케일링되지 않는다.

이 예는 NAND 논리 장치가 제조될 때 물리적 표현으로 그려진 것을 보여준다.물리적 레이아웃 원근법은 겹겹이 쌓인 층의 "조감도"이다.회로는 P형 기질에 건설된다.폴리실리콘, 확산, n-well을 "기본층"이라고 하며 실제로 P형 기질의 참호에 삽입한다.(오른쪽 아래 프로세스 다이어그램의 1~6단계 참조)접점은 연결을 만드는 금속의 기본 층과 첫 번째 층 사이의 절연 층을 통과한다.

NAND에 대한 입력(녹색으로 표시)은 폴리실리콘으로 되어 있다.트랜지스터(장치)는 폴리실리콘과 확산의 교차점에 의해 형성된다; N장치에 대한 N확산 & P장치에 대한 확산 (각각 연어와 노란색으로 표시)출력물("out")은 금속(청록색)으로 서로 연결되어 있다.금속과 폴리실리콘 사이의 연결이나 확산은 접촉(검은색 사각형으로 표시)을 통해 이루어진다.물리적 레이아웃 예는 앞의 예에서 제시한 NAND 논리 회로와 일치한다.

N소자는 P형 기질로 제작되며, P소자는 N형 우물(n-well)에서 제작된다.P형 기질 "탭"을 V에SS 연결하고 N형 n-well 탭을 V에DD 연결하여 래치업을 방지한다.

CMOS 게이트, N-well CMOS 프로세스에서 두 트랜지스터의 단면

전원: 스위칭 및 누출

CMOS 로직은 NMOS 로직 회로보다 적은 전력을 소모하는데, 이는 CMOS가 전환("동적 전원")할 때만 전력을 소모하기 때문이다.현대적인 90나노미터 공정의 일반적인 ASIC에서 출력 전환은 120피코초가 걸릴 수 있으며 10나노초마다 한 번씩 발생한다.NMOS 로직은 트랜지스터가 켜질 때마다 전원이 분산되는데, 이는 부하 저항기와 n형 네트워크를 통해 V에서dd V로 가는ss 전류 경로가 있기 때문이다.

정적 CMOS 게이트는 유휴시 거의 0의 전력을 소모하기 때문에 전력 효율이 매우 높다.기존에는 칩 설계 시 CMOS 기기의 전력 소비량이 큰 문제가 아니었다.속도 및 면적과 같은 요인이 설계 매개변수를 지배했다.CMOS 기술이 서브마이크론 수준 이하로 이동하면서 칩 단위 면적당 전력 소비량이 엄청나게 증가했다.

CMOS 회로의 전력 소산은 크게 두 가지 구성 요소, 즉 정적 및 동적 구성 요소 때문에 발생한다.

정적 소산

NMOS와 PMOS 트랜지스터는 모두 게이트-소스 임계 전압을 가지며, 그 이하에서는 장치를 통과하는 전류(하위 임계값 전류라고 함)가 기하급수적으로 떨어진다.역사적으로 CMOS 설계는 임계 전압보다 훨씬 큰 공급 전압으로 작동했다(V는dd 5V, NMOS와 PMOS의 V는th 700mV일 수 있음).일부 CMOS 회로에 사용되는 트랜지스터의 특별한 유형은 거의 0의 임계 전압을 가진 네이티브 트랜지스터다.

SiO는2 좋은 절연체지만 아주 작은 두께 수준에서 전자는 매우 얇은 절연체를 가로질러 터널을 통과할 수 있다; 그 확률은 산화물의 두께와 함께 기하급수적으로 떨어진다.관문 산화물이 20 å 이하인 130 nm 미만의 트랜지스터에는 튜닝 전류가 매우 중요해진다.

확산 영역과 웰(예: p-type diffusion vs. n-well), 웰과 기질(예: n-well vs. p-substate) 사이에 역방향 바이어스 형성으로 인해 작은 역누설 전류가 형성된다.현대 공정에서 다이오드 누출은 하위 임계값 및 튜닝 전류에 비해 매우 작기 때문에 전력 계산 중에 이를 무시할 수 있다.

비율이 일치하지 않으면 PMOS와 NMOS의 전류가 다를 수 있다. 이는 불균형으로 이어질 수 있고 따라서 부적절한 전류가 CMOS를 불필요하게 가열하고 전력을 소모하게 한다.나아가 최근 연구에서는 노화 영향으로 누수전력이 감소해 기기가 느려지는 트레이드오프로 작용한다는 연구결과도 나왔다.[43]

설계 속도를 높이기 위해 제조업체는 전압 임계값이 낮은 구조로 전환했지만, 이 때문에 V가th 200mV인 현대식 NMOS 트랜지스터는 상당한 서브리스홀드 누출 전류를 가지고 있다.능동적으로 전환되지 않는 방대한 수의 회로를 포함하는 설계(예: 데스크탑 프로세서)는 이 누설 전류 때문에 여전히 전력을 소비한다.누설전력은 그러한 설계에 의해 소비되는 총 전력의 상당한 부분이다.현재 주조 공장에서 공급되고 있는 멀티스레저드 CMOS(Multi-threshold CMOS)는 누출 전력을 관리하기 위한 하나의 접근방식이다.MTCMOS에서는 스위칭 속도가 중요하지 않을 때 하이th V 트랜지스터를 사용하고, 로우 Vth 트랜지스터는 속도 민감 경로에서 사용한다.심지어 더 얇은 게이트 유전체를 사용하는 추가적인 기술 발전은 극도로 얇은 게이트 유전체를 통한 전류 튜닝 때문에 추가적인 누출 구성요소를 가지고 있다.기존의 게이트 유전체인 이산화규소 대신 고배율 유전체를 사용하면 장치 성능은 비슷하지만 게이트 절연체가 두꺼워 이 전류를 피할 수 있다.신소재와 시스템 설계를 이용한 누설 전력 감소가 CMOS의 스케일링을 유지하는 데 매우 중요하다.[44]

동적 소멸

로드 캐패시턴스의 충전 및 방전

CMOS 회로는 전환될 때마다 다양한 로드 캐패시턴스(대부분의 게이트 및 와이어 캐패시턴스, 그러나 드레인 및 일부 소스 캐패시턴스)를 충전하여 전력을 소산한다.하나의 완전한 CMOS 논리 사이클에서 전류가 V에서DD 로드 캐패시턴스로 흘러 충전을 한 다음 방전 중에 충전된 로드 캐패시턴스(CL)에서 접지까지 흐른다.따라서 하나의 완전한 충전/배출 사이클에서 총 Q=CV가 V에서DD 지면으로 전달된다.로드 캐패시턴스의 스위칭 주파수를 곱하여 사용한 전류를 얻고, 다시 평균 전압으로 곱하여 CMOS 장치에 의해 소멸되는 특성 스위칭 전력을 얻으십시오: = 5.

대부분의 게이트는 모든 클럭 사이클에서 작동/스위치를 수행하지 않기 때문에 종종 활성 계수라고 불리는 요인 을 수반한다이제 동적 전원 분산은 = 로 다시 기록될 수 있다

시스템의 시계는 모든 사이클을 오르내리기 때문에 활성계수 α=1이 있다.대부분의 데이터는 활동 계수가 0.1이다.[45]노드에서 활동 계수와 함께 올바른 로드 캐패시턴스를 추정할 경우, 해당 노드의 동적 전력 소산을 효과적으로 계산할 수 있다.

단락 전원

pMOS와 nMOS 모두 상승/하강 시간이 한정적이기 때문에, 예를 들어 오프에서 온으로 전환되는 동안, 두 트랜지스터는 전류가 V에서DD 지면으로 직접 경로를 찾는 짧은 시간 동안 켜지게 되며, 따라서 때때로 지렛대 전류라고 불리는 단락 전류가 생성된다.트랜지스터의 상승 및 하강 시간에 따라 단락 전력 소산이 증가한다.

이러한 형태의 전력 소비는 1990년대에 칩의 전선이 좁아지고 긴 전선이 저항성이 높아짐에 따라 중요해졌다.이러한 저항성 와이어 끝에 있는 CMOS 게이트는 느린 입력 전환을 볼 수 있다.약하게 구동되는 긴 스키니 와이어를 피하는 세심한 디자인은 이러한 효과를 감소시키지만, 쇠지렛대 파워는 역동적인 CMOS 파워의 상당 부분이 될 수 있다.

입력 보호

CMOS 구조에 내재된 기생 트랜지스터는 정전기 방전 또는 라인 반사 등 정상 작동 범위를 벗어나는 입력 신호에 의해 켜질 수 있다.이에 따른 래치업은 CMOS 장치를 손상시키거나 파괴할 수 있다.클램프 다이오드는 이러한 신호를 처리하기 위해 CMOS 회로에 포함되어 있다.제조업체의 데이터 시트는 다이오드를 통해 흐를 수 있는 최대 허용 전류를 지정한다.

아날로그 CMOS

추가 정보: CMOS 앰프 및 혼합 신호 집적 회로

디지털 애플리케이션 외에도 CMOS 기술은 아날로그 애플리케이션에도 사용된다.예를 들어 CMOS 운용 증폭기 IC가 시장에 출시되어 있다.송신 게이트는 신호 릴레이 대신 아날로그 멀티플렉서로 사용할 수 있다.CMOS 기술은 또한 마이크로파 주파수까지 혼합 신호(아날로그+디지털) 애플리케이션에서 RF 회로에 널리 사용된다.[citation needed]

RF CMOS

주요기사: RF CMOS

RF CMOS는 혼합 신호 CMOS 집적 회로 기술을 기반으로 하는 RF 회로(무선 주파수 회로)를 말한다.그것들은 무선 통신 기술에 널리 사용된다.RF CMOS는 1980년대 후반 아사드 아비디가 UCLA에서 근무하면서 개발했다.이 때문에 RF 회로 설계 방식이 달라져 이산형 양극성 트랜지스터를 무선 트랜스시버에 CMOS 집적회로 교체하게 되었다.[46]정교하고 저렴한 휴대형 최종 사용자 단말기를 가능하게 했고, 다양한 무선 통신 시스템을 위한 소형, 저비용, 저전력, 휴대형 단말기를 탄생시켰다.이것은 "언제 어디서나" 통신을 가능하게 했고 무선 혁명을 가져오는데 도움을 주었고, 무선 산업의 급속한 성장을 이끌었다.[47]

현대적인 모든 무선 네트워킹 장치와 휴대전화의 베이스밴드 프로세서와[48][49] 무선 송수신기는 RF CMOS 장치를 사용하여 대량 생산된다.[46]RF CMOS 회로는 위성 기술(GPS 등), 블루투스, Wi-Fi, 근거리 무선 통신(NFC), 모바일 네트워크(3G, 4G 등), 지상 방송, 자동차 레이더 애플리케이션 등 다양한 애플리케이션에서 무선 신호를 송수신하는 데 널리 사용된다.[50]

상용 RF CMOS 칩의 예로는 인텔의 DECT 코드리스폰, 아테로스 등이 만든 802.11(Wi-Fi) 칩 등이 있다.[51]상용 RF CMOS 제품은 Bluetooth 및 WLAN(Wireless LAN) 네트워크에도 사용된다.[52]RF CMOS는 GSM, Wi-Fi, Bluetooth 등의 무선 표준용 무선 송신기, 3G 등의 모바일 네트워크용 송신기, 무선 센서 네트워크(WSN)의 원격 장치에도 사용된다.[53]

RF CMOS 기술은 무선 네트워크와 이동 통신 장치를 포함한 현대 무선 통신에 매우 중요하다.RF CMOS 기술을 상용화한 기업 중 하나가 인피니온이었다.벌크 CMOS RF 스위치는 연간 10억 대 이상 판매되며 2018년 기준 누적 50억 대에 이른다.[54]

온도 범위

기존의 CMOS 기기는 -55°C ~ +125°C 범위에서 작동한다.

이르면 2008년 8월 실리콘 CMOS가 -233 °C(40 K)로 낮아질 것이라는 이론적 징후가 있었다.[55]그 후 40K에 가까운 기능 온도는 액체 질소와 액체 헬륨 냉각의 조합으로 오버클록된 AMD 페넘 II 프로세서를 사용하여 달성되었다.[56]

실리콘 카바이드 CMOS 기기는 500℃에서 1년간 시험해 왔다.[57][58]

단일 전자 MOS 트랜지스터

초소형(L = 20nm, W = 20nm) MOSFET는 극저온에서 -269°C(4K) ~ 약 -258°C(15K) 범위에서 작동할 때 단일 전자 한계를 달성한다.트랜지스터는 전자의 점진적 충전에 의한 쿨롱 봉쇄를 하나씩 표시한다.채널에 갇힌 전자의 수는 0개 전자의 점유로부터 시작하여 게이트 전압에 의해 구동되며, 하나 또는 다수로 설정될 수 있다.[59]

참고 항목

참조

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추가 읽기

참고 항목:4000 시리즈 집적회로 관련 도서 목록

외부 링크