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무어의 법칙

Moore's law
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2년마다 거의 두 배씩 증가하는 마이크로프로세서에 대한 트랜지스터의 세미 로그 그림

무어의 법칙집적회로(IC)의 트랜지스터 수가 약 2년마다 두 배씩 증가한다는 관측입니다. 무어의 법칙은 역사적 흐름을 관찰하고 투영하는 것입니다. 물리학의 법칙이라기보다는 생산의 경험에서 얻는 이익과 연결된 경험적 관계입니다.

이 관찰은 1965년 Fairchild Semiconductor and Intel(및 후자의 전 CEO)의 공동 설립자인 Gordon Moore의 이름을 따서 명명되었습니다.[a] 그는 집적 회로당 구성 요소 수가 매년 두 배씩 증가할 것이라고 예상하고 이 성장 속도는 적어도 10년 더 지속될 것이라고 예상했습니다. 1975년, 그는 앞으로 10년을 내다보며 2년마다 두 배씩, 연평균 성장률(CAGR) 41%로 전망치를 수정했습니다. 무어는 역사적 추세가 계속될 것이라고 예측하는 데 경험적 증거를 사용하지 않았지만, 그의 예측은 1975년부터 유지되어 왔으며 그 이후로 "법칙"으로 알려지게 되었습니다.

무어의 예측은 반도체 산업에서 장기 계획을 안내하고 연구 개발 목표를 설정하는 데 사용되어 어느 정도 자기 충족적 예언으로 기능하고 있습니다. 품질 조정 마이크로프로세서 가격 인하, 메모리 용량(RAM플래시) 증가, 센서 개선, 디지털 카메라의 픽셀 수 및 크기와 같은 디지털 전자 제품의 발전은 무어의 법칙과 밀접하게 연결되어 있습니다. 이러한 디지털 전자제품의 지속적인 변화는 기술적, 사회적 변화, 생산성 및 경제 성장의 원동력이 되었습니다.

업계 전문가들은 무어의 법칙이 정확히 언제 적용을 중단할 것인지에 대해서는 아직 합의점을 찾지 못했습니다. 마이크로프로세서 설계자들은 2010년경부터 반도체 발전이 산업 전체적으로 둔화되어 무어의 법칙이 예측한 속도를 약간 밑도는 것으로 보고하고 있습니다. 2022년 9월 엔비디아 CEO 젠슨 황은 무어의 법이 죽었다고 생각했고,[2] 인텔 CEO 팻 겔싱어는 반대의 견해를 보였습니다.[3]

역사

1959년 더글러스 엥겔바트는 "마이크로일렉트로닉스, 그리고 유사성의 기술"이라는 기사에 그의 결과를 발표하면서 집적 회로 크기의 예측 다운스케일링을 연구했습니다.[4][5][6] 엥겔바트는 1960년 국제 솔리드 스테이트 서킷 컨퍼런스에서 자신의 연구 결과를 발표했고, 무어는 청중석에 참석했습니다.[7]

1965년 당시 페어차일드 반도체에서 연구개발 책임자로 일하고 있던 고든 무어는 향후 10년간 반도체 부품산업의 미래를 전망하며 일렉트로닉스지 35주년 기념호에 기고해 달라는 요청을 받았습니다.[8] 그의 답변은 "집적 회로에 더 많은 구성 요소를 충돌시킵니다"라는 제목의 짧은 기사였습니다.[1][9][b] 그는 사설에서 1975년까지 1/4제곱 인치(~1.6제곱센티미터) 반도체 하나에 65,000개의 부품을 포함하는 것이 가능할 것이라고 추측했습니다.

최소 구성 요소 비용에 대한 복잡성은 연간 약 2배의 비율로 증가했습니다. 확실히 단기적으로 이 비율은 증가하지 않더라도 계속될 것으로 예상할 수 있습니다. 적어도 10년 동안 거의 일정하게 유지되지 않을 것이라고 믿을 이유는 없지만, 장기적으로 볼 때, 증가 속도는 조금 더 불확실합니다.[1]

Moore는 디바이스 복잡성(비용 절감 시 회로 밀도 증가)과 시간 사이의 로그 선형 관계를 가정했습니다.[12][13] 2015년 인터뷰에서 무어는 1965년 기사에 대해 다음과 같이 언급했습니다.앞으로 10년 동안 매년 두 배씩 계속 증가할 것이라며 엉뚱한 외삽을 했을 뿐입니다."[14] 이 법칙의 한 역사학자는 구성 요소의 규칙적인 배가가 이 분야에서 일하는 많은 사람들에게 알려져 있었다는 사실을 소개하기 위해 스티글러의 축음 법칙을 인용합니다.[13]

1974년 IBMRobert H. Dennard는 빠른 MOSFET 스케일링 기술을 인정하고 Dennard 스케일링으로 알려진 것을 공식화했는데, 이는 MOS 트랜지스터가 작아짐에 따라 전력 밀도가 일정하게 유지되어 전력 사용량이 면적에 비례하여 유지된다는 것을 설명합니다.[15][16] 반도체 산업의 증거는 전력 밀도와 면적 밀도 사이의 이러한 반비례 관계가 2000년대 중반에 무너졌다는 것을 보여줍니다.[17]

1975년 IEEE 국제 전자기기 회의에서 무어는 반도체 복잡성이 약 1980년까지 매년 두 배씩 계속 증가할 것이며, 그 이후에는 약 2년마다 두 배씩 증가하는 속도로 감소할 것이라고 예측했습니다.[18][19][19][20][21] 그는 이 지수적 행동에 대한 몇 가지 기여 요인을 설명했습니다.[12][13]

  • MOS(Metal-Oxide-Semiconductor) 기술의 등장
  • 다이 크기의 기하급수적인 증가 속도와 불량 밀도의 감소, 그리고 반도체 제조업체들이 감소 수율을 잃지 않고 더 큰 영역에서 작업할 수 있다는 결과.
  • 더 미세한 최소 치수
  • 무어가 말하는 "회로 및 장치의 지능"

1975년 직후 칼텍 교수 카버 미드는 "무어의 법칙"이라는 용어를 대중화했습니다.[22][23] 무어의 법칙은 결국 반도체 산업의 목표로 널리 받아들여지게 되었고, 경쟁 반도체 제조업체들이 처리 능력을 높이기 위해 노력하면서 이를 인용하게 되었습니다. 무어는 자신의 동명의 법칙을 놀랍고 낙관적이라고 여겼습니다: "무어의 법칙은 머피의 법칙을 위반하는 것입니다. 모든 것이 점점 더 좋아집니다."[24] 그 관찰은 심지어 자기충족적 예언으로 여겨졌습니다.[25][26]

Moore의 동료인 Intel 임원 David House의 별도 예측 때문에 배가 기간은 종종 18개월로 잘못 인용됩니다.[27] 1975년에 House는 Moore의 개정된 2년마다 트랜지스터 수를 두 배로 증가시키는 법은 컴퓨터 칩 성능이 약 18개월마다[28] 두 배로 증가할 것이라는 것을 의미한다고 언급했습니다([29]전력 소비 증가 없이). 수학적으로 무어의 법칙은 트랜지스터의 수가 2년마다 두 배씩 증가할 것으로 예측했습니다. 트랜지스터의 수가 줄어드는 것과 다른 개선들 때문입니다.[30] Dennard Scaling은 치수가 축소됨에 따라 단위 면적당 전력 소비량이 일정하게 유지될 것으로 예측했습니다. 이러한 효과를 종합하여 David House는 컴퓨터 칩 성능이 18개월마다 약 두 배로 증가할 것이라고 추론했습니다. 또한 Dennard 스케일링으로 인해 이러한 성능 향상은 전력 증가, 즉 실리콘 기반 컴퓨터 칩의 에너지 효율성은 18개월마다 약 2배씩 증가하는 것을 수반하지 않습니다. 데나드 스케일링은 2000년대에 끝났습니다.[17] 쿠미는 나중에 비슷한 효율 향상 속도가 진공관과 같은 기술의 경우 실리콘 칩과 무어의 법칙을 앞선다는 것을 보여주었습니다.

Large early portable computer next to a modern smartphone
1982년에 출시된 Osborne Executive 컴퓨터로, Zilog Z804 MHz CPU와 2007년식 Apple iPhone 412 MHz ARM11 CPU를 장착했습니다. Executive의 무게는 100배, 볼륨은 거의 500배, 인플레이션 조정 비용의 약 10배, 시계 주파수스마트폰의 1/103입니다.

마이크로프로세서 설계자들은 2010년경부터 반도체 발전이 무어의 법칙에 의해 예측된 속도 이하로 산업 전반에 걸쳐 둔화되었다고 보고합니다.[17] 인텔의 전 CEO인 브라이언 크르자니치(Brian Krzanich)는 무어의 1975년 개정을 기술적 도전에서 비롯된 현재의 감속에 대한 선례로 인용했으며, 이는 "무어의 법칙 역사의 자연스러운 부분"입니다.[31][32][33] Dennard scaling으로 알려진 물리적 차원의 개선 속도도 2000년대 중반에 끝이 났습니다. 결과적으로 반도체 산업의 많은 부분이 반도체 스케일링보다는 주요 컴퓨팅 애플리케이션의 요구로 초점을 옮겼습니다.[25][34][17] Nevertheless, leading semiconductor manufacturers TSMC and Samsung Electronics have claimed to keep pace with Moore's law[35][36][37][38][39][40] with 10, 7, and 5 nm nodes in mass production.[35][36][41][42][43]

무어의 제2법칙

소비자에게 컴퓨터 전력을 공급하는 비용이 낮아짐에 따라 생산자가 무어의 법칙을 이행하는 데 드는 비용은 반대의 추세를 따릅니다. 연구 개발, 제조 및 테스트 비용은 새로운 세대의 칩마다 꾸준히 증가해 왔습니다. 제조 비용의 상승은 무어의 법칙을 유지하기 위한 중요한 고려 사항입니다.[44] 이로 인해 반도체 제조 공장자본 비용도 시간이 지남에 따라 기하급수적으로 증가한다는, 일명 록의 법칙(Arthur Rock의 이름을 따서 명명됨)이라고도 불리는 무어의 제2법칙이 형성되었습니다.[45][46]

주요 활성화 요인

A semi-log plot of NAND flash design rule dimensions in nanometers against dates of introduction. The downward linear regression indicates an exponential decrease in feature dimensions over time.
NAND 플래시 메모리용 MOSFET 스케일링의 추세는 동일한 웨이퍼 영역에서 제조되는 플로팅 게이트 MOSFET 부품을 18개월 이내에 두 배로 늘릴 수 있게 해줍니다.

과학자와 엔지니어의 수많은 혁신은 IC 시대가 시작된 이래로 무어의 법칙을 지탱해 왔습니다. 아래에 몇 가지 주요 혁신 기술이 나열되어 있습니다. 첨단 집적 회로 및 반도체 소자 제작 기술을 갖춘 혁신적인 사례로서 트랜지스터 수가 50년 이내에 7배 이상 증가할 수 있습니다.

컴퓨터 산업 기술 로드맵은 2001년 무어의 법칙이 몇 세대에 걸쳐 반도체 칩에 지속될 것이라고 예측했습니다.[70]

최근 동향

animated plot showing electron density and current as gate voltage varies
게이트 전압(Vg)으로서 전자 밀도의 시뮬레이션은 나노와이어 MOSFET에서 변화합니다. 임계 전압은 약 0.45 V입니다. 나노와이어 MOSFET는 게이트 길이 10nm 이하의 스케일링 장치를 위한 ITRS 로드맵의 끝 쪽에 놓여 있습니다.

미래 나노 크기 트랜지스터를 엔지니어링하는 데 있어 중요한 기술적 과제 중 하나는 게이트의 설계입니다. 장치 치수가 축소됨에 따라, 얇은 채널에서의 전류 흐름을 제어하는 것이 더 어려워집니다. 현재의 나노 크기 트랜지스터는 일반적으로 다중 게이트 MOSFET의 형태를 취하며, 가장 일반적인 나노 크기 트랜지스터는 FinFET입니다. FinFET은 채널의 세 면에 게이트 유전체를 가지고 있습니다. 이에 비해 Gate-All-Around MOSFET(GAAFET) 구조는 게이트 제어가 더욱 우수합니다.

  • Gate-all-around MOSFET(GAAFET)는 1988년 후지오 마스오카가 이끄는 도시바 연구팀에 의해 처음으로 시연되었으며, 그는 "서라운드 게이트 트랜지스터"(SGT)라고 불리는 수직 나노선 GAAFET를 시연했습니다.[71][72] 플래시 메모리의 발명가로 가장 잘 알려진 마스오카는 나중에 도시바를 떠나 2004년에 도호쿠 대학과 함께 주변 게이트 기술을 연구하기 위해 Unisantis Electronics를 설립했습니다.[73]
  • 2006년 한국과학기술원(KAIST)과 국립나노팹센터의 국내 연구진이 핀펫(FinFET) 기술을 바탕으로 당시 세계에서 가장 작은 나노전자소자3nm 트랜지스터를 개발했습니다.[74][75]
  • 2010년 아일랜드 코크에 있는 틴달 국립 연구소의 연구원들은 무접합 트랜지스터를 발표했습니다. 실리콘 나노와이어에 감긴 컨트롤 게이트는 접합이나 도핑 없이 전자의 통과를 제어할 수 있습니다. 그들은 이것들이 기존의 제조 기술을 사용하여 10nm 규모로 생산될 수 있다고 주장합니다.[76]
  • 2011년, 피츠버그 대학의 연구원들은 산화물 기반의 물질로 만들어진 직경 1.5 nm의 단일 전자 트랜지스터의 개발을 발표했습니다. 세 개의 전선은 한 개 또는 두 개의 전자를 수용할 수 있는 중앙의 "섬"에 모입니다. 전자는 섬을 통해 한 전선에서 다른 전선으로 터널을 지나갑니다. 세 번째 와이어의 조건은 트랜지스터가 솔리드 스테이트 메모리 역할을 하는 능력을 포함한 독특한 전도성 특성을 초래합니다.[77] 나노와이어 트랜지스터는 마이크로 컴퓨터의 창조에 박차를 가할 수 있습니다.[78][79][80]
  • 2012년, 뉴사우스웨일스 대학의 한 연구팀은 실리콘 결정 안에 정확하게 배치된 단일 원자로 구성된 최초의 작동 트랜지스터를 개발했다고 발표했습니다. (단순히 많은 임의의 트랜지스터 샘플에서 선택되는 것이 아니라).[81] 무어의 법칙은 2020년까지 실험실의 IC에 이 이정표에 도달할 것으로 예측했습니다.
  • 2015년 IBM은 EUVL을 이용하여 제조한 실리콘-게르마늄 트랜지스터를 적용한 7nm 노드 칩을 시연했습니다. 이 회사는 이 트랜지스터 밀도가 당시 현재 14nm 칩의 4배일 것이라고 믿었습니다.[82]
  • 삼성과 TSMC는 2021~2022년까지 3nm GAAFET 노드를 생산할 계획입니다.[83][84] 노드 이름(예: 3nm)은 장치 요소(트랜지스터)의 물리적 크기와 관련이 없습니다.
  • T를 포함한 도시바 연구팀. 이모토, M. 마츠이, C. 타쿠보는 2001년 3차원 집적회로(3DIC) 패키지 제조를 위한 '시스템 블록 모듈' 웨이퍼 접합 공정을 개발했습니다.[85][86] 2007년 4월, 도시바는 8개의 적층된 2GB NAND 플래시 칩으로 제조된 16GB THGAM 내장 NAND 플래시 메모리 칩인 8층 3DIC를 선보였습니다.[87] 2007년 9월, 하이닉스는 웨이퍼 본딩 공정을 이용하여 24개의 적층 낸드 플래시 칩으로 제조된 16GB 플래시 메모리 칩인 24층 3DIC를 선보였습니다.[88]
  • V-낸드, 일명 3D낸드는 1967년 존 스제돈이 처음 제시한 전하 트랩 플래시 기술을 이용해 플래시 메모리 셀을 수직으로 쌓는 방식으로 플래시 메모리 칩의 트랜지스터 수를 크게 늘렸습니다. 도시바는 2007년 3D낸드를 처음 발표했습니다.[89] V낸드는 2013년 삼성전자가 처음으로 상업적으로 제조했습니다.[90][91][92]
  • 2008년 HP Labs의 연구원들은 이전에 이론화된 것에 불과한 네 번째 기본 수동 회로 소자인 작동 멤리스터를 발표했습니다. 멤리스터의 고유한 특성으로 인해 더 작고 더 나은 성능의 전자 장치를 만들 수 있습니다.[93]
  • 2014년, 스탠포드 대학의 생명공학자들은 인간의 뇌를 모델로 한 회로를 개발했습니다. 16개의 "Neurocore" 칩은 100만 개의 뉴런과 수십억 개의 시냅스 연결을 시뮬레이션하며, 일반 PC보다 9,000배 빠르고 에너지 효율이 높다고 주장합니다.[94]
  • 2015년 인텔과 마이크론3D XPoint를 발표했는데, 이는 NAND와 비슷한 밀도로 훨씬 빠른 비휘발성 메모리입니다. 2016년에 시작할 예정이었던 생산이 2017년 하반기로 미뤄졌습니다.[95][96][97]
  • 삼성은 2017년 자사의 V낸드 기술과 eUFS 3D IC 적층 기술을 결합해 512GB 플래시 메모리 칩을 생산했으며, 64단 V낸드 다이 8개를 적층했습니다.[98] 2019년 삼성은 IC 칩 중 가장 많은 2조 개의 트랜지스터에 해당하는 쿼드 레벨 셀(QLC) 기술(트랜지스터당 4비트)[99][100]과 함께 적층된 96단 V낸드 다이 8개를 탑재한 1TB 플래시 칩을 생산했습니다.
  • 삼성전자는 2020년 FinFET과 EUV 기술을 이용해 5nm 노드를 생산할 계획이었습니다.[36][needs update]
  • 2021년 5월, IBM은 인간의 DNA보다 더 작은 것으로 추정되는 최초의 2nm 컴퓨터 칩의 개발을 발표했습니다.[101]

마이크로프로세서 설계자들은 2010년경부터 반도체 발전이 산업 전체적으로 둔화되어 무어의 법칙에 의해 예측된 속도를 밑돌고 있다고 보고합니다.[17] 인텔의 전 CEO인 브라이언 크르자니치(Brian Krzanich)는 "오늘날 우리의 운세는 2년보다 2년 반에 가깝다"[102]고 발표했습니다. 인텔은 2015년 MOSFET 소자의 개선이 둔화되어 2012년경 22 nm 피처 폭에서 시작하여 14 nm에서 계속되고 있다고 밝혔습니다.[103]

소스-드레인 누출, 제한된 게이트 금속 및 채널 재료에 대한 제한된 옵션으로 인해 트랜지스터 스케일링의 물리적 한계에 도달했습니다. 물리적 스케일링에 의존하지 않는 다른 접근법들이 조사되고 있습니다. 여기에는 전자 스핀트로닉스의 스핀 상태, 터널 접합 및 나노 와이어 기하학을 통한 채널 재료의 고급 구속이 포함됩니다.[104] 스핀 기반 논리 및 메모리 옵션은 연구실에서 활발하게 개발되고 있습니다.[105][106]

대체소재연구

IC의 대다수의 전류 트랜지스터는 주로 도핑된 실리콘과 그 합금으로 구성됩니다. 실리콘이 단일 나노미터 트랜지스터로 제조됨에 따라, 쇼트 채널 효과는 기능적 트랜지스터로서 실리콘의 원하는 재료 특성을 불리하게 변화시킵니다. 아래는 작은 나노미터 트랜지스터의 제조에서 몇 가지 비실리콘 대체물입니다.

제안된 물질 중 하나는 인듐 갈륨 아르세나이드 또는 InGaAs입니다. 실리콘 및 게르마늄에 비해 InGaAs 트랜지스터는 미래의 고속 저전력 로직 응용 분야에서 더 유망합니다. III-V 화합물 반도체의 고유한 특성으로 인해 InGaAs 기반의 양자우물 터널효과 트랜지스터가 보다 전통적인 MOSFET 설계의 대안으로 제안되었습니다.

  • 2000년대 초, 마이크론 테크놀로지의 구르테즈 싱 산두(Gurtej Singh Sandhu)에 의해 원자층 증착 고 κ 필름 및 피치 이중 패턴 공정이 발명되었으며, 평면 CMOS 기술에 대한 무어의 법칙을 30 nm급 이하로 확장했습니다.
  • 2009년 인텔은 80nm InGaAs 양자 우물 트랜지스터 개발을 발표했습니다. 양자 우물 소자는 더 넓은 밴드 갭을 가진 두 층의 물질 사이에 끼워진 물질을 포함합니다. 당시 선도적인 순수 실리콘 트랜지스터의 두 배 크기임에도 불구하고, 이 회사는 전력 소모량이 적으면서도 동등한 성능을 발휘했다고 보고했습니다.[107]
  • 2011년 인텔의 연구원들은 기존의 평면 설계에 비해 누설 특성이 향상된 3-D 트라이게이트 InGaAs 트랜지스터를 시연했습니다. 이 회사는 이들의 디자인이 어떤 III-V 화합물 반도체 트랜지스터보다 우수한 정전기를 달성했다고 주장합니다.[108] 2015년 국제 솔리드 스테이트 서킷 컨퍼런스에서 Intel은 7 nm 노드에 이러한 아키텍처를 기반으로 한 III-V 화합물의 사용에 대해 언급했습니다.[109][110]
  • 2011년, 오스틴에 있는 텍사스 대학교의 연구원들은 이전의 설계보다 더 높은 동작 전류가 가능한 InGaAs 터널링 전계 효과 트랜지스터를 개발했습니다. 첫 번째 III-V TFET 설계는 2009년 코넬 대학펜실베니아 주립 대학의 공동 연구팀에 의해 입증되었습니다.[111][112]
  • 2012년, MIT의 Microsystems Technology Laboratories 팀은 InGaAs를 기반으로 한 22nm 트랜지스터를 개발했는데, 이 트랜지스터는 당시에 만들어진 것 중 가장 작은 비실리콘 트랜지스터였습니다. 연구팀은 실리콘 소자 제작에 사용되는 기술을 사용하여 전기 성능을 개선하고 10나노미터 규모로 줄이는 것을 목표로 했습니다.[113]

생물학적 컴퓨팅 연구 결과 생물학적 물질은 실리콘 기반 컴퓨팅에 비해 정보 밀도와 에너지 효율이 우수한 것으로 나타났습니다.[114]

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육각형 격자구조의 그래핀 주사 탐침 현미경 이미지

그래핀 전자공학을 위해 다양한 형태의 그래핀이 연구되고 있습니다. 예를 들어, 그래핀 나노리본 트랜지스터는 2008년 출판물에 등장한 이후 가능성을 보여주고 있습니다. (벌크 그래핀은 밴드 갭이 0이므로 일정한 전도성, 꺼지지 않는 특성 때문에 트랜지스터에 사용할 수 없습니다. 나노리본의 지그재그 가장자리는 전도 및 원자가 밴드에 국부적인 에너지 상태를 도입하므로 트랜지스터로 제작될 때 스위칭이 가능한 밴드 갭을 제공합니다. 예로서, 10 nm 폭의 전형적인 GNR은 0.4 eV의 바람직한 밴드갭 에너지를 갖습니다.)[115][116] 그러나 50nm 이하의 그래핀 층에 대해서는 비저항 값이 증가하여 전자 이동도가 감소하기 때문에 더 많은 연구가 수행되어야 할 것입니다.[115]

예측 및 로드맵

2005년 4월, 고든 무어는 인터뷰에서 "영원히 계속될 수는 없습니다. 지수의 특성은 당신이 지수를 밀어내고 결국 재해가 발생한다는 것입니다." 그는 또한 트랜지스터가 결국 원자 수준에서 소형화의 한계에 도달할 것이라고 언급했습니다.

[트랜지스터의] 크기로 볼 때, 우리가 원자의 크기에 접근하고 있다는 것을 알 수 있습니다. 이것은 근본적인 장벽이지만, 우리가 여기에 도달하기까지는 2~3세대가 걸릴 것입니다. 그러나 그것은 우리가 볼 수 있는 한 멀리 떨어져 있습니다. 우리는 근본적인 한계에 도달하기까지 10~20년이 더 있습니다. 그때까지 그들은 더 큰 칩을 만들 수 있을 것이고 수십억 달러의 트랜지스터 예산을 확보할 수 있을 것입니다.[117]

Gordon Moore

2016년 반도체 국제 기술 로드맵은 1998년부터 무어의 법칙을 사용하여 산업을 주도한 후 최종 로드맵을 작성했습니다. 더 이상 무어의 법칙에 연구 개발 계획의 초점을 맞추지 않았습니다. 대신, 반도체 확장에 초점을 맞춘 것이 아니라 애플리케이션의 요구가 칩 개발을 주도하는 More than Moore 전략이라고 할 수 있는 내용을 설명했습니다. 애플리케이션 드라이버는 스마트폰에서 AI, 데이터 센터에 이르기까지 다양합니다.[118]

IEEE는 2016년 국제 기기 및 시스템 로드맵(IRDS)이라는 이름의 도로 매핑 이니셔티브인 "리부팅 컴퓨팅(Rebooting Computing)"을 시작했습니다.[119]

고든 무어를 포함한 몇몇 예측가들은 [120]무어의 법칙이 2025년경에 끝날 것이라고 예측합니다.[121][118][122] 무어의 법칙이 물리적 한계에 이르겠지만, 일부 예측가들은 새로운 칩 아키텍처, 양자 컴퓨팅, AI와 기계 학습을 포함한 다양한 다른 분야에서 기술 진보가 계속될 것이라고 낙관하고 있습니다.[123][124] 엔비디아CEO 젠슨 은 2022년 무어의 법칙이 죽었다고 선언했고,[2] 며칠 후 인텔의 CEO 팻 겔싱어는 무어의 법칙이 죽지 않았다고 선언했습니다.[3]

결과들

디지털 전자 제품은 20세기 후반과 21세기 초반에 세계 경제 성장에 기여했습니다.[125] 경제 성장의 주된 원동력은 생산성의 성장이며 [126]무어의 법칙은 생산성을 요소로 합니다. Moore(1995)는 "기술 진보의 속도는 금융 현실로부터 통제될 것"이라고 예상했습니다.[127] 그러나 경제학자들이 "생산성 증가가 혁신의 핵심 경제 지표"라고 보고하면서 1990년대 후반에 그 반대 현상이 발생할 수 있었고 실제로 발생했습니다.[128] 무어의 법칙은 기술적, 사회적 변화, 생산성, 경제 성장의 원동력을 설명합니다.[129][130][126]

반도체 진보 속도의 가속화는 1997-2004년에 연간 3.4%에 [131][132][133]달했던 미국의 생산성 증가율을 1972-1996년과 2005-2013년 모두 연간 1.6%를 앞질렀습니다.[134] 경제학자 리처드 G. 앤더슨은 "수많은 연구에서 생산성 가속화의 원인을 반도체 생산의 기술 혁신으로 추적하여 그러한 부품과 그 부품이 포함된 제품의 가격을 급격하게 낮췄고 (그 제품의 능력을 확장하는 것뿐만 아니라)"라고 지적합니다.[135]

무어의 법칙의 주요한 부정적인 의미는 노후화가 사회를 성장의 한계에 맞서게 한다는 것입니다. 기술이 빠르게 "개선"됨에 따라 이전 기술은 더 이상 쓸모가 없습니다. 하드웨어나 데이터의 보안과 생존 가능성이 무엇보다 중요하거나 리소스가 제한된 상황에서는 빠른 노후화가 원활하거나 지속적인 운영에 장애물이 되는 경우가 많습니다.[136]

집중적인 자원 발자국과 컴퓨터 생산에 사용되는 독성 물질 때문에, 노후화는 심각한 유해한 환경 영향을 초래합니다. 미국인들은 매일 40만 대의 휴대전화를 버립니다.[137] 하지만 이러한 높은 수준의 노후화는 기업들에게 하나의 기기를 더 오랫동안 유지하는 대신 고가의 새로운 기기를 정기적으로 판매하여 계획된 노후화수익 센터로 사용하는 산업으로 이어지는 기회로 보입니다.[138]

Log-log plot comparing gate length to node size
Intel 트랜지스터 게이트 길이 추세 – 고급(소형) 노드에서 트랜지스터 크기 조정 속도가 크게 느려졌습니다.

성능 향상의 대안적인 원천은 사용 가능한 트랜지스터 수의 증가를 활용하는 마이크로아키텍처 기술에 있습니다. 순서에 맞지 않는 실행과 온칩 캐싱프리페칭은 더 많은 트랜지스터를 사용하고 프로세서 복잡성을 증가시키는 대신 메모리 지연 병목 현상을 줄여줍니다. 이러한 증가는 Pollack's Rule에 의해 경험적으로 설명되는데, 이 규칙은 마이크로아키텍처 기법으로 인해 성능이 증가하는 것은 프로세서의 복잡도(트랜지스터 수 또는 면적)의 제곱근과 유사하다는 것을 의미합니다.[139]

수년 동안 프로세서 제조업체들은 클럭 속도명령 수준의 병렬화를 향상시켜 싱글 스레드 코드가 새로운 프로세서에서 수정 없이 더 빠르게 실행되도록 했습니다.[140] 이제 CPU 전력 소모를 관리하기 위해 프로세서 제조업체들은 멀티 코어 칩 설계를 선호하며, 하드웨어를 최대한 활용하기 위해서는 소프트웨어를 멀티 스레드 방식으로 작성해야 합니다. 많은 멀티 스레드 개발 패러다임은 오버헤드를 도입하며 프로세서 수 대비 속도가 선형적으로 증가하지는 않을 것입니다. 잠금 경합으로 인해 공유 리소스 또는 종속 리소스에 액세스할 때 특히 그렇습니다. 이러한 효과는 프로세서의 수가 증가할수록 더욱 두드러집니다. 프로세서 트랜지스터의 약 45% 증가가 처리 능력의 약 10~20% 증가로 이어진 경우도 있습니다.[141]

반면, 제조업체들은 그래픽, 비디오, 암호학과 같은 기능을 처리하기 위해 전문 처리 장치를 추가하고 있습니다. 예를 들어, 인텔의 병렬 자바스크립트 확장은 HTML5로의 클라이언트 측 스크립트 마이그레이션의 일부로 여러 코어뿐만 아니라 칩의 다른 일반적이지 않은 처리 기능에 대한 지원을 추가합니다.[142]

무어의 법칙은 다른 기술의 성능에 큰 영향을 미쳤습니다. 마이클 S. 말론이라크 전쟁 초기 충격과 경외심의 명백한 성공 이후 무어 전쟁에 대해 썼습니다. 유도무기 개발의 진전은 전자 기술에 달려 있습니다.[143] 무어의 법칙과 관련된 회로 밀도의 향상과 저전력 동작은 또한 휴대 전화와[144] 3-D 프린팅을 포함한 기술의 발전에 기여했습니다.[145]

기타 공식 및 유사한 관측치

구성 요소의 크기, 비용, 밀도 및 속도를 포함하여 무어의 법칙과 관련된 기하급수적인 속도로 디지털 기술의 여러 척도가 향상되고 있습니다. 무어는 구성 요소의 밀도에 대해서만 적은 비용으로 "트랜지스터, 저항, 다이오드 또는 커패시터와 같은 구성 요소"[127]라고 썼습니다.

집적 회로당 트랜지스터 – 가장 일반적인 공식은 2년마다 IC의 트랜지스터 수가 두 배로 증가하는 것입니다. 1970년대 말, 무어의 법칙은 가장 복잡한 칩의 트랜지스터 수에 대한 한계로 알려지게 되었습니다. 이 기사의 맨 위에 있는 그래프는 오늘날 이 추세가 사실이라는 것을 보여줍니다. 2017년 기준으로 가장 많은 수의 트랜지스터를 보유하고 있는 상용 프로세서는 180억 개 이상의 트랜지스터를 보유한 48 코어 Centriq입니다.[146]

트랜지스터당 최소 비용으로 밀도 향상

이것은 무어의 1965년 논문에서 제시된 공식입니다.[1] 이는 단순히 달성할 수 있는 트랜지스터의 밀도가 아니라 트랜지스터당 비용이 가장 낮은 트랜지스터의 밀도에 관한 것입니다.[147]

칩에 트랜지스터를 더 많이 넣을수록 각각의 트랜지스터를 만드는 비용은 줄어들지만 불량으로 칩이 작동하지 않을 확률은 높아집니다. 1965년 무어는 비용이 최소화된 트랜지스터의 밀도를 조사하고, 포토리소그래피의 발전을 통해 트랜지스터를 더 작게 만들수록 이 수는 "1년에 대략 2배의 비율"로 증가할 것이라는 것을 관찰했습니다.[1]

데나드 스케일링 – 이는 트랜지스터의 면적(전압과 전류 모두 길이에 비례함)에 비례하여 전력 사용량이 감소함을 의미합니다. 무어의 법칙과 결합하면 와트당 성능은 트랜지스터 밀도와 거의 같은 속도로 증가하여 1-2년마다 두 배씩 증가하게 됩니다. Dennard에 따르면 트랜지스터 치수는 기술을 생성할 때마다 30%(0.7배)씩 조정되어 면적이 50% 감소할 것입니다. 이렇게 하면 지연 시간이 30%(0.7배) 감소하고 따라서 작동 주파수가 약 40%(1.4배) 증가합니다. 마지막으로, 전기장을 일정하게 유지하기 위해 전압은 30% 감소하여 에너지는 65%, 전력(1.4배 주파수)은 50%[c] 감소합니다. 따라서 모든 기술 세대에서 트랜지스터 밀도는 두 배로 증가하고 회로는 40% 더 빨라지는 반면 소비 전력(트랜지스터 수는 두 배)은 그대로 유지됩니다.[148] 덴나드 스케일링은 누출 전류로 인해 2005-2010년에 종료되었습니다.[17]

Moore가 예측한 기하급수적인 프로세서 트랜지스터 증가가 항상 기하급수적으로 더 큰 실제 CPU 성능으로 변환되는 것은 아닙니다. 2005~2007년경부터 Dennard 스케일링이 종료되어 이후에도 Moore의 법칙이 지속되고 있음에도 불구하고 실적 개선에 따른 비례 배당을 하지 못하고 있습니다.[15][149] 고장의 가장 큰 이유는 작은 크기에서 전류 누출이 더 큰 문제를 야기하고 칩이 가열되어 열폭주의 위협이 발생하여 에너지 비용이 더욱 증가하기 때문입니다.[15][149][17]

Dennard 스케일링의 붕괴는 멀티코어 프로세서에 더 많은 관심을 가져왔지만, 더 많은 코어로 전환함으로써 얻을 수 있는 이득은 Dennard 스케일링이 지속되었을 때 얻을 수 있는 이득보다 더 적습니다.[150][151] Dennard 스케일링에서 또 다른 출발점으로, 인텔 마이크로프로세서는 기존의 평면 트랜지스터보다 더 빠르고 전력 소모가 적은 22nm의 비평면 트라이게이트 FinFET을 2012년에 채택했습니다.[152] 싱글코어 마이크로프로세서의 성능 향상 속도가 크게 둔화되었습니다.[153] 싱글 코어 성능은 1986-2003년에는 연간 52%, 2003-2011년에는 연간 23%씩 향상되다가 2011-2018년에는 연간 7% 수준으로 둔화되었습니다.[153]

IT 장비의 품질 조정 가격 – 품질과 인플레이션에 따라 조정된 정보 기술(IT), 컴퓨터 및 주변 장비의 가격은 1959년부터 2009년까지 50년 동안 연평균 16% 하락했습니다.[154][155] 그러나 IT 혁신 속도가 빨라지면서 1995-1999년에는 연간 23%로 가속화되었고,[128] 이후 2010-2013년에는 연간 2%로 둔화되었습니다.[154][156]

품질 조정된 마이크로프로세서 가격 개선이 [157]계속되는 동안 개선 속도도 마찬가지로 달라지며 로그 스케일에서 선형적이지 않습니다. 마이크로프로세서 가격 개선은 1990년대 후반에 가속화되어 이전과 이후의 몇 년 동안의 일반적인 30% 개선율(2년마다 절반으로 감소)에 비해 연간 60%(9개월마다 절반으로 감소)에 도달했습니다.[158][159] 특히 노트북 마이크로프로세서는 2004-2010년에 연간 25-35% 향상되었고, 2010-2013년에는 연간 15-25%로 둔화되었습니다.[160]

칩당 트랜지스터 수는 품질 조정된 마이크로프로세서 가격을 완전히 설명할 수 없습니다.[158][161][162] 무어의 1995년 논문은 무어의 법칙을 엄격한 선형성이나 트랜지스터 수에 제한하지 않습니다. "'무어의 법칙'의 정의는 반도체 산업과 관련된 거의 모든 것을 지칭하게 되었습니다. 반 로그 그림에서 직선에 근접합니다. 저는 그것의 기원을 검토하는 것과 그렇게 함으로써 그것의 정의를 제한하는 것을 망설입니다."[127]

하드 디스크 드라이브 면적 밀도하드 디스크 드라이브 면적 밀도에 대해 2005년에 비슷한 예측(때로는 Kryder's law)이 이루어졌습니다.[163] 그 예측은 나중에 지나치게 낙관적인 것으로 여겨졌습니다. 디스크 매체의 작은 입자 크기, 열 안정성 및 사용 가능한 자기장을 사용한 쓰기 가능성과 관련된 노이즈로 인해 면적 밀도의 급격한 진행은 2010년경 연간 30~100%에서 연간 10~15%로 느려졌습니다.[164][165]

광섬유 용량 – 광섬유를 아래로 보낼 수 있는 초당 비트 수는 기하급수적으로 증가하여 무어의 법칙보다 빠릅니다. 도날드 첵을 기리는 첵의 법칙.[166]

네트워크 용량 – 벨 연구소([167][168]Bell Labs)의 루슨트(Lucent) 광 네트워킹 그룹의 전 책임자인 제럴드 버터스(Gerald Butters)에 따르면,[169] 무어의 법칙과 의도적으로 유사한 공식인 버터스의 포토닉스 법칙(Butters' Law of Photonics)이라고 불리는 또 다른 버전이 있습니다. 버터스의 법칙에 따르면 광섬유에서 나오는 데이터의 양은 9개월마다 두 배씩 증가하고 있습니다.[170] 따라서 광 네트워크를 통해 비트를 전송하는 비용은 9개월마다 절반씩 감소합니다. 파장 분할 다중화(때로는 WDM이라고도 함)의 가용성은 단일 섬유에 배치할 수 있는 용량을 100배까지 증가시켰습니다. 광 네트워킹 및 DWDM(dense wave-division multiplexing)은 네트워킹 비용을 빠르게 낮추고 있으며, 추가적인 발전이 보장되는 것 같습니다. 그 결과 데이터 트래픽 도매가가 닷컴 버블로 무너졌습니다. Nielsen's Law는 사용자가 사용할 수 있는 대역폭이 매년 50%씩 증가한다고 말합니다.[171]

달러당 픽셀 – 이와 유사하게, Kodak Australia의 Barry Hendy는 디지털 카메라의 가치를 측정하는 기본 척도로 달러당 픽셀을 표시하여 이 시장의 역사적 선형성과 디지털 카메라 가격, LCDLED 화면, 해상도의 미래 추세를 예측할 수 있는 기회를 보여주었습니다.[172][173][174][175]

위대한 무어의 법칙 보상기(TGMLC)는 일반적으로 소프트웨어 블로우트라고 불리며, 연속적인 세대의 컴퓨터 소프트웨어가 크기와 복잡성을 증가시켜 무어의 법칙에 의해 예측된 성능 이득을 상쇄하는 원리입니다. 2008년 인포월드의 기사에서 랜달 C. 이전 인텔의 [176]케네디는 2000년부터 2007년 사이에 마이크로소프트 오피스의 연속 버전을 자신의 전제로 사용하여 이 용어를 소개합니다. 무어의 법칙에 따라 이 기간 동안 계산 성능이 향상되었음에도 불구하고, Office 2007은 2007년식 컴퓨터에서 2000년식 컴퓨터에서 Office 2000과 비교했을 때 절반의 속도로 동일한 작업을 수행했습니다.

도서관 확장 – 1945년 프리몬트 라이더는 충분한 공간이 확보될 경우 16년마다 용량이 두 배로 증가할 것으로 계산했습니다.[177] 그는 부피가 크고 부패한 인쇄물을 작은 마이크로 형태의 아날로그 사진으로 대체할 것을 주장했는데, 이 사진은 도서관 고객이나 다른 기관에서 주문에 따라 복제할 수 있습니다. 그는 수십 년 후 아날로그 마이크로폼을 디지털 이미징, 저장 및 전송 매체로 대체할 디지털 기술을 예측하지 못했습니다. 자동화되고 잠재적 손실이 없는 디지털 기술을 통해 정보화 시대라고 불리는 시대에 정보 성장 속도가 크게 향상되었습니다.

칼슨 곡선(Carlson curve)은 무어의 법칙과 동등한 생명공학을 설명하기 위해 이코노미스트[178] 만든 용어로 저자 롭 칼슨의 이름을 따서 명명되었습니다.[179] 칼슨은 DNA 염기서열 분석 기술의 배가 시간(비용과 성능으로 측정)이 적어도 무어의 법칙만큼 빠를 것이라고 정확하게 예측했습니다.[180] Carlson Curves는 DNA 시퀀싱, DNA 합성 및 단백질 발현 및 단백질 구조 결정에 사용되는 다양한 물리적 및 계산 도구를 포함한 다양한 기술의 급격한 비용 감소 및 성능 증가를 보여줍니다.

Eroom's law – 무어의 법칙은 시간이 지남에 따라 다른 형태의 기술(예: 트랜지스터)의 기하급수적인 발전과 대조하기 위해 의도적으로 거꾸로 작성된 의약품 개발 관찰입니다. 신약 개발 비용은 9년마다 약 2배씩 증가한다고 명시되어 있습니다.

경험 곡선 효과는 거의 모든 제품이나 서비스의 누적 생산량이 두 배로 증가할 때마다 단위 비용이 일정하게 감소한다는 것을 의미합니다. 인정된 최초의 문서화된 이 날짜는 1885년부터입니다.[181][182] 1936년 비행기 가격에 대한 토론에서 이 현상을 설명하기 위해 전력 곡선이 사용되었습니다.[183]

에드홀름의 법칙 – Phil Edholm은 (인터넷을 포함한) 전기 통신 네트워크의 대역폭이 18개월마다 두 배씩 증가하고 있음을 관찰했습니다.[184] 온라인 통신망의 대역폭은 초당 비트에서 초당 테라비트로 증가했습니다. 온라인 대역폭의 급속한 증가는 통신 네트워크가 MOSFET로부터 구축됨에 따라 무어의 법칙을 가능하게 한 것과 동일한 MOSFET 스케일링 덕분입니다.[185]

Haitz의 법칙은 LED의 제조 비용이 낮아질수록 밝기가 증가한다고 예측합니다.

스완슨의 법칙은 태양광 모듈의 가격이 누적 출하 물량이 두 배 증가할 때마다 20% 하락하는 경향이 있다는 관측입니다. 현재 속도라면 약 10년마다 비용이 75% 감소합니다.

참고 항목

메모들

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