집적회로포장

Integrated circuit packaging
이 기사는 집적회로 제조 과정의 최종 단계에 관한 것이다. 통합 회로를 둘러싼 물리적 인클로저에 대한 자세한 내용은 반도체 패키지를 참조하십시오.
이중 인라인 패키지의 횡단면. 이 유형의 패키지에는 소형 반도체 다이(Die)가 들어 있으며, 미세한 전선이 다이(Die)를 납 프레임에 부착하여 PCB에 전기 연결을 할 수 있다.
접점이 있는 듀얼 인라인(DIP) 통합 회로 금속 리드 프레임 테이프

전자제품 제조에서 집적회로 포장은 반도체 소자 제작의 최종 단계로, 반도체 재료 블록을 물리적 손상과 부식을 방지하는 지지 케이스에 캡슐화한다. "패키지"로 알려진 이 케이스는 장치를 회로 기판에 연결하는 전기 접점을 지원한다.

집적회로 산업에서는 그 과정을 흔히 포장이라고 한다. 다른 이름으로는 반도체 소자 조립체, 조립체, 캡슐화 또는 밀봉 등이 있다.

포장 단계는 통합 회로에 대한 테스트를 따른다.

이 용어는 전자 포장과 혼동되기도 하는데, 이것은 인쇄 회로 기판에 통합 회로(및 기타 구성 요소)를 장착하고 상호 연결하는 것이다.

설계 고려사항

전기적

다이에서 소진, 패키지를 거쳐 인쇄회로기판(PCB)으로 들어가는 전류 운반 트레이스는 온칩 신호와 비교해 전기적 특성이 매우 다르다. 그것들은 특별한 설계 기법을 필요로 하며 칩 자체에 국한된 신호보다 훨씬 더 많은 전력을 필요로 한다. 따라서 전기 접점으로 사용되는 재료는 저저항, 낮은 캐패시턴스, 낮은 인덕턴스와 같은 특성을 보이는 것이 중요하다.[1] 구조와 재료 모두 신호 전송 특성에 우선 순위를 매기는 동시에 신호에 부정적인 영향을 미칠 수 있는 기생 요소를 최소화해야 한다.

나머지 기술들이 속도를 내기 시작하면서 이러한 특징들을 통제하는 것이 점점 더 중요해지고 있다. 포장 지연은 고성능 컴퓨터의 지연의 거의 절반을 차지할 수 있는 잠재력을 가지고 있으며, 이러한 속도 병목현상은 증가할 것으로 예상된다.[1]

기계 및 열

통합 회로 패키지는 물리적 파손에 저항하고 습기를 방지해야 하며 칩에서 효과적인 열 방출을 제공해야 한다. 더욱이 RF 애플리케이션의 경우, 패키지는 일반적으로 회로 성능을 저하시키거나 인접 회로에 악영향을 미칠 수 있는 전자기 간섭을 차폐하는 데 필요하다. 마지막으로 패키지는 PCB에 칩을 상호 연결하는 것을 허용해야 한다.[1] 포장의 재료는 플라스틱(열가소성 또는 열가소성 플라스틱), 금속(일반적으로 Kovar) 또는 세라믹이다. 이에 사용되는 일반적인 플라스틱은 에폭시-크레솔-노볼락(ECN)이다.[2] 세 가지 재료 유형 모두 사용 가능한 기계적 강도, 습기 및 내열성을 제공한다. 그럼에도 불구하고, 하이엔드 기기의 경우, 금속 및 세라믹 패키지가 더 높은 강도(높은 핀 카운트 설계도 지원), 열 분산, 밀폐 성능 또는 기타 이유로 인해 일반적으로 선호된다. 일반적으로 세라믹 패키지는 비슷한 플라스틱 패키지보다 비싸다.[3]

어떤 포장에는 열 전달을 강화하기 위해 금속 지느러미가 있지만, 이것들은 공간을 차지한다. 또한 큰 패키지는 더 많은 상호연결 핀을 허용한다.[1]

경제

비용은 집적회로 포장을 선택하는 요인이다. 일반적으로 저렴한 플라스틱 패키지는 같은 시나리오에서 유사한 세라믹 패키지가 최대 50W까지 방전될 수 있지만 많은 간단한 용도에 충분한 2W까지 방전할 수 있다.[1] 포장 안에 들어 있는 칩이 점점 작아지고 빨라질수록 더 뜨거워지는 경향도 있다. 이후 보다 효과적인 열 방산에 대한 필요성이 증가함에 따라, 포장 비용도 함께 상승한다. 일반적으로 패키지는 크기가 작고 복잡할수록 제조 비용이 많이 든다.[3]

역사

소형 아웃라인 집적 회로. 이 패키지는 두 개의 긴 면으로부터 돌출된 16개의 "gull wing" 리드와 0.050 인치의 리드 간격을 가지고 있다.

초기 집적회로들은 세라믹 플랫팩으로 포장되어 있었는데, 군에서는 신뢰성과 소형화를 위해 여러 해 동안 사용했다. 1970년대에 사용된 또 다른 포장 형태인 ICP(Integrated Circuit Package)는 세라믹 패키지(트랜지스터 패키지로서 어느 정도 둥글며, 리드는 포장 축과 동축으로 한쪽에 있다.

상용 회로 포장은 처음에는 세라믹, 나중에는 플라스틱으로 된 듀얼 인라인 패키지(DIP)로 빠르게 이동했다.[4] 1980년대에 VLSI 핀 수는 DIP 패키징의 실제 한계를 초과하여 PGA(핀 그리드 어레이)와 LCC(무연 칩 캐리어) 패키지로 이어졌다.[5] 표면 탑재 포장은 1980년대 초반에 등장했고 1980년대 후반에 인기를 끌었는데, 이는 소형 아웃라인 집적회로(Small-outline Integrated circuit)에서 예시하듯 갈매기 날개 또는 J-led로 형성된 리드가 더 촘촘한 리드 피치를 사용했는데, 이는 일반적인 두께가 70% 적은 캐리어다.[5]

초기 USSR에서 만든 집적회로. 반도체 재료의 작은 블록("die")은 둥근 금속 케이스("패키지") 안에 둘러싸여 있다.

다음으로 큰 혁신은 패키지의 표면 영역 전체에 상호 접속 단말기를 배치하여 외부 경계만 사용하는 이전의 패키지 유형보다 더 많은 수의 연결을 제공하는 영역 배열 패키지였다. 첫 번째 영역 배열 패키지는 세라믹 핀 그리드 배열 패키지였다.[1] 얼마 지나지 않아, 다른 종류의 면적 배열 패키지인 플라스틱 볼 그리드 어레이(BGA)는 가장 흔히 사용되는 포장 기법 중 하나가 되었다.[6]

1990년대 후반 PQFP(플라스틱 쿼드 플랫 팩)와 TSOP(씬소형 아웃라인 패키지)는 PGA 패키지를 대체했는데,[1] PGA 패키지는 여전히 마이크로프로세서에 많이 사용되고 있다. 그러나 2000년대 들어 업계 선두주자인 인텔과 AMD가 PGA 패키지에서 LGA(Land Grid Array) 패키지로 전환했다.[7]

볼 그리드 어레이(BGA) 패키지는 1970년대부터 존재했지만 1990년대에는 플립칩 볼 그리드 어레이(FCBGA) 패키지로 진화했다. FCBGA 패키지는 기존 패키지 유형보다 훨씬 높은 핀 수를 허용한다. FCBGA 패키지에서는 다이(die)를 거꾸로 장착(flip)하고 와이어가 아닌 인쇄 회로 기판과 유사한 기판을 통해 패키지 볼에 연결한다. FCBGA 패키지는 다이 주변부에 국한되지 않고 다이 전체에 걸쳐 일련의 입력-출력 신호(Area-I/O라고 함)를 배포할 수 있도록 한다.[8]

다이 밖으로, 패키지를 통해, 그리고 인쇄 회로 기판으로 들어가는 추적은 온칩 신호에 비해 전기적 특성이 매우 다르다. 그것들은 특별한 설계 기법을 필요로 하며 칩 자체에 국한된 신호보다 훨씬 더 많은 전력을 필요로 한다.

최근의 개발은 SiP, System In Package 또는 3차원 집적회로라는 단일 패키지에 복수의 다이들을 쌓는 것으로 구성되어 있다. 종종 세라믹처럼 작은 기질에 복수의 다이(die)를 결합하는 것을 MCM, 즉 멀티칩 모듈이라고 한다. 대형 MCM과 소형 인쇄회로기판 사이의 경계가 가끔 흐릿하다.[9]

공통 패키지 유형

주요 기사: 통합 회로 포장 유형 목록

운영

다이 애착은 다이(Die)를 장착하여 패키지 또는 지지 구조물(헤더)에 고정하는 단계다.[10] 고출력 어플리케이션의 경우 다이(die)는 일반적으로 금틴 또는 금실리콘 솔더(좋은 열전도를 위해)와 같이 패키지에 공극적으로 접합된다. 저비용 저전력 애플리케이션의 경우 다이(Die)는 에폭시 접착제를 사용하여 기판(인쇄 배선판 등)에 직접 접착하는 경우가 많다.

포장 단계에서 본딩, 캡슐화 및 웨이퍼 본딩 단계로 분해하여 다음과 같은 작업을 수행한다. 이 목록은 모두 포함되지는 않으며 이러한 모든 작업이 패키지 유형에 따라 크게 달라지므로 모든 패키지에 대해 수행되지는 않는다는 점에 유의하십시오.

참고 항목

참조

  1. ^ a b c d e f g Rabaey, Jan (2007). Digital Integrated Circuits (2nd ed.). Prentice Hall, Inc. ISBN 978-0130909961.
  2. ^ https://www.researchgate.net/publication/285397294_Plastic_Encapsulant_Materials
  3. ^ a b Greig, William (2007). Integrated Circuit Packaging, Assembly and Interconnections. Springer Science & Business Media. ISBN 9780387339139.
  4. ^ Dummer, G.W.A. (1978). Electronic Inventions and Discoveries (2nd ed). Pergamon Press. ISBN 0-08-022730-9.
  5. ^ a b Baker, R. Jacob (2010). CMOS: Circuit Design, Layout, and Simulation, Third Edition. Wiley-IEEE. ISBN 978-0-470-88132-3.
  6. ^ Ken Gilleo (2003). Area array packaging processes for BGA, Flip Chip, and CSP. McGraw-Hill Professional. p. 251. ISBN 0-07-142829-1.
  7. ^ "Land Grid Array (LGA) Socket and Package Technology" (PDF). Intel. Retrieved April 7, 2016.
  8. ^ Riley, George (2009-01-30). "Flipchips: Tutorial #1". Archived from the original on January 30, 2009. Retrieved 2016-04-07.{{cite web}}: CS1 maint : 부적합한 URL(링크)
  9. ^ R. Wayne Johnson, Mark Stickland 및 David Gerke, NASA 전자 부품 및 포장 프로그램. "3-D 포장: 기술 검토." 2005년 6월 23일. 2015년 7월 31일 회수
  10. ^ L. W. 터너(edd), Newnes-Butterworth, 1976, ISBN 0-408-00168-2, 페이지 11-34 ~ 11-37