동기식 다이내믹랜덤 액세스 메모리

Synchronous dynamic random-access memory
SDRAM 메모리 모듈

Synchronous Dynamic Random-Access Memory(SDRAM; 동기식 다이내믹RAM)는 외부 핀인터페이스 동작이 외부에서 공급되는 클럭신호에 의해 조정되는 DRAM입니다.

1970년대 초부터 1990년대 초까지 생산된 D램 집적회로(IC)는 비동기 인터페이스를 사용했는데, 입력 제어 신호는 반도체 경로를 통과하는 트립에 의해서만 지연되는 내부 기능에 직접적인 영향을 미칩니다.SDRAM에는 동기 인터페이스가 있어 클럭 입력의 상승 에지 후에 제어 입력의 변경이 인식됩니다.JEDEC에 의해 표준화된SDRAM 패밀리에서는 착신 명령에 응답하는 내부 유한 상태 머신의 스테핑은 클럭신호에 의해 제어됩니다.이러한 명령어를 파이프라인으로 연결하여 성능을 향상시킬 수 있습니다.이러한 명령어는 이전에 시작된 조작이 완료되고 새로운 명령어가 수신됩니다.메모리는 뱅크라고 불리는 크기가 동일하지만 독립된 여러 섹션으로 분할되어 있기 때문에 디바이스는 각 뱅크에서 메모리 액세스명령어로 동시에 동작하여 인터리브 방식으로 액세스 속도를 높일 수 있습니다.이것에 의해, SDRAM은 비동기 DRAM보다 큰 동시성과 높은 데이터 전송 레이트를 실현할 수 있습니다.

파이프라인이란 칩이 이전 명령어 처리를 완료하기 전에 새로운 명령어를 수신할 수 있음을 의미합니다.파이프라인 쓰기의 경우 데이터가 메모리 배열에 기록될 때까지 기다리지 않고 write 명령 뒤에 즉시 다른 명령어를 사용할 수 있습니다.파이프라인 판독의 경우 요청된 데이터는 read 명령 뒤에 고정된 클럭사이클 수(지연)가 표시되며, 이 시간 동안 추가 명령을 전송할 수 있습니다.

역사

PC100 DIMM 패키지에 8개의 현대 SDRAM IC 탑재

최초의 DRAM은 종종 CPU 클럭(클럭)과 동기화되어 초기 마이크로프로세서에 사용되었습니다.1970년대 중반에는 DRAM이 비동기 설계로 전환되었지만 1990년대 들어서는 다시 동기식 [1][2]작동으로 돌아갔습니다.

최초의 상용 SDRAM은 16Mbit 용량의 삼성 KM48SL2000 메모리 칩이었다.[3]1992년 [4]삼성전자가 CMOS(상보금속산화물반도체) 제조공정을 이용해 제조한 뒤 1993년 [3]양산했다.2000년까지 SDRAM은 성능이 향상되었기 때문에 현대 컴퓨터의 거의 모든 종류의 DRAM을 대체했습니다.

SDRAM 지연은 비동기 DRAM보다 본질적으로 짧은(접근 시간이 빠른) 것은 아닙니다.실제로 초기 SDRAM은 추가 논리로 인해 동시 버스트 EDO DRAM보다 다소 느렸습니다.SDRAM의 내부 버퍼링의 이점은 작업을 여러 메모리뱅크에 인터리브할 수 있기 때문에 유효 대역폭이 증가합니다.

현재 거의 모든 SDRAM은 전자부품 상호운용성을 촉진하기 위해 개방형 표준을 채택하는 전자산업협회인 JEDEC에 의해 제정된 표준에 따라 제조되고 있습니다.JEDEC은 1993년에 첫 번째 SDRAM 표준을 공식적으로 채택한 후 DDR, DDR2, DDR3 SDRAM을 포함한 다른 SDRAM 표준을 채택했습니다.

DDR SDRAM으로 알려진 더블 데이터 레이트 SDRAM은 1997년 [5]삼성에 의해 처음 시연되었다.삼성은 [7][8][9]1998년 6월 첫 상용 DDR SDRAM 칩(64Mbit[6])을 출시한 데 이어 같은 [10]현대전자(현 SK하이닉스)도 출시했다.

SDRAM은 서버나 워크스테이션뛰어난 확장성을 필요로 하는 시스템용으로도 다양한 등록이 가능합니다.

현재, SDRAM의 세계 최대 메이커는 다음과 같습니다.삼성전자, SK하이닉스, 마이크론테크놀로지, 난야테크놀로지 등이다.

타이밍.

DRAM 퍼포먼스에는 몇 가지 제한이 있습니다.가장 주목되는 것은 읽기 사이클 시간, 즉 연속된 읽기 조작에서 열린 행까지의 시간입니다.이 시간은 100MHz SDRAM의 경우 (1MHz = style 10Hz)에서 DDR-400의 경우 5ns로 감소했지만 DDR2-800 및 DDR3-1600 세대에서는 비교적 변경되지 않았습니다.그러나 인터페이스 회로를 기본 읽기 속도의 점점 더 높은 배수로 작동시킴으로써 달성 가능한 대역폭이 빠르게 증가했습니다.

또 하나의 제한은 CAS 지연입니다.CAS 지연은 컬럼주소를 지정하고 대응하는 데이터를 수신할 때까지의 시간입니다.이 역시 DDR SDRAM의 마지막 몇 세대에 걸쳐 10~15ns로 비교적 일정하게 유지되고 있습니다.

동작 시 CAS 지연은 SDRAM 모드레지스터에 프로그램되어 DRAM 컨트롤러에 의해 예측되는 특정 클럭사이클 수입니다임의의 값을 프로그래밍할 수 있지만 SDRAM이 너무 낮으면 올바르게 동작하지 않습니다.클럭 레이트가 높을수록 클럭사이클의 유용한 CAS 지연은 자연스럽게 증가합니다.10 ~ 15 ns는 DDR-400 SDRAM의 200 MHz 클럭의 2 ~3 사이클(CL2 ~3)이며, DDR2-800의 경우 CL4-6, DDR3-1600의 경우 CL8-12입니다.클럭 사이클이 느리면 자연스럽게 CAS 지연 사이클 수가 줄어듭니다.

SDRAM 모듈에는 자체 타이밍 사양이 있어 모듈 상의 칩보다 느릴 수 있습니다.100MHz SDRAM 칩이 처음 등장했을 때 일부 제조업체는 이 클럭 속도로 안정적으로 작동하지 않는 '100MHz' 모듈을 판매했다.이에 따라 인텔은 100MHz에서 안정적으로 동작할 수 있는 메모리 모듈을 제조하기 위한 요건과 가이드라인을 정리한 PC100 표준을 발표했습니다.이 표준은 널리 영향을 미쳤고 "PC100"이라는 용어는 곧 100MHz SDRAM 모듈의 공통 식별자가 되었고, 현재 모듈은 일반적으로 "PC" 프리픽스 번호(PC66, PC100 또는 PC133)로 지정되었습니다(단, 숫자의 실제 의미는 바뀌었지만).

제어 신호

모든 명령은 클럭 신호의 상승 에지를 기준으로 타이밍이 설정됩니다.클럭 외에 클럭의 상승 에지에서 샘플링되는 6개의 제어 신호(대부분 액티브 로우)가 있습니다.

  • CKE 클럭을 유효하게 합니다.이 신호가 낮으면 칩은 클럭이 정지한 것처럼 동작합니다.명령은 해석되지 않으며 명령 지연 시간이 경과하지 않습니다.다른 제어선 상태는 관련이 없습니다.이 신호의 효과는 실제로 1클럭 사이클 지연됩니다.즉, 현재의 클럭사이클은 통상대로 진행되지만 다음 클럭사이클은 무시됩니다.단, CKE 입력의 재테스트는 제외됩니다.통상 동작은 CKE가 하이로 샘플링된 후 클럭의 상승 에지에서 재개됩니다.바꿔 말하면, 다른 모든 칩 동작은 마스크된 클럭의 상승 에지를 기준으로 타이밍이 설정됩니다.마스크된 클럭은 입력 클럭의 논리 AND 및 입력 클럭의 이전 상승 에지 동안의 CKE 신호 상태입니다.
  • CS칩 선택이 신호가 높으면 칩은 다른 모든 입력(CKE 제외)을 무시하고 NOP 명령어를 수신한 것처럼 동작합니다.
  • DQM 데이터 마스크(디지털 로직 규칙에 따라 데이터 라인은 "DQ" 라인으로 알려져 있기 때문에 문자 Q가 표시됩니다).높으면 이러한 신호가 데이터 I/O를 억제합니다.기입 데이터를 수반하는 경우, 데이터는 실제로 DRAM에 기입되지 않습니다.읽기 사이클 전에 하이로 단언하면 읽기 데이터가 칩에서 출력되지 않습니다.x16 메모리 칩 또는 DIMM 의 8 비트당 1 개의 DQM 회선이 있습니다.

명령 신호

  • RAS, 열 주소 스트로보이름에도 불구하고 이것은 스트로보가 아니라 명령어 비트입니다.CAS WE와 함께 8개의 명령어 중 하나가 선택됩니다.
  • CAS, 열 주소 스트로보이것도 스트로보가 아니라 명령 비트입니다.RAS WE와 함께 8개의 명령어 중 하나가 선택됩니다.
  • We, write enable.RAS CAS와 함께 8개의 명령어 중 하나가 선택됩니다.일반적으로 read-like 명령어와 write-like 명령어를 구분합니다.

뱅크 선택(BAn)

SDRAM 디바이스는 내부적으로 2개, 4개 또는8개의 독립된 내부 데이터 뱅크로 분할됩니다.1~3개의 뱅크 주소 입력(BA0, BA1, BA2)을 사용하여 명령어가 어느 뱅크로 향할지를 선택한다.

주소 지정(A10/An)

또한 많은 명령에서는 주소 입력 핀에 표시된 주소를 사용합니다.주소를 사용하지 않거나 열 주소를 표시하는 일부 명령도 A10을 사용하여 변형을 선택합니다.

명령어

SDR SDRAM 명령어는 다음과 같이 정의됩니다.

CS RAS CAS 우리가 BAN A10 명령어
H x x x x x x 명령 금지(동작 없음)
L H H H x x x 조작 없음
L H H L x x x 버스트 종료: 버스트 읽기 또는 진행 중인 버스트 쓰기를 중지합니다.
L H L H 은행. L 기둥. 확인: 현재 활성 행에서 데이터 버스트 읽기
L H L H 은행. H 기둥. 자동 프리차지를 사용하여 판독: 위와 같이 프리차지(가까운 열)합니다.
L H L L 은행. L 기둥. 쓰기: 현재 활성 행에 데이터 버스트를 씁니다.
L H L L 은행. H 기둥. 위와 같이 자동 프리차지를 사용하여 쓰고, 완료되면 프리차지(가까운 행)
L L H H 은행. 배를 젓다 활성(활성화): 읽기 및 쓰기 명령 행을 엽니다.
L L H L 은행. L x 프리차지: 선택한 뱅크의 현재 열을 비활성화(닫기)합니다.
L L H L x H x 모두 프리차지: 모든 뱅크의 현재 열을 비활성화(닫기)합니다.
L L L H x x x 자동 새로 고침: 내부 카운터를 사용하여 각 뱅크의 한 행을 새로 고칩니다.모든 은행은 선충전을 받아야 합니다.
L L L L 0 0 모드 로드 모드 레지스터:DRAM 칩을 구성하기 위해 A0~A9가 로드됩니다.
가장 중요한 설정은 CAS 지연(2 또는3 사이클)과 버스트 길이(1, 2, 4 또는8 사이클)입니다.

모든 SDRAM 세대(SDR 및 DDRx)는 기본적으로 동일한 명령을 사용합니다.단, 다음과 같은 변경이 있습니다.

  • 더 큰 디바이스를 지원하는 추가 주소 비트
  • 추가 뱅크 선택 비트
  • 와이드 모드 레지스터(DDR2 이상 사용 13비트, A0~A12)
  • 추가 확장 모드 레지스터(뱅크 주소 비트에 의해 선택됨)
  • DDR2에서 burst terminate 명령어가 삭제되고 DDR3에서 "ZQ calibration"으로 재할당됩니다.
  • DDR3 및 DDR4는 읽기 및 쓰기 시 A12를 사용하여 하프렝스 데이터 전송을 나타냅니다.
  • DDR4는 activate 명령어의 인코딩을 변경합니다.새로운 신호 ACT는 이를 제어하고, 그 사이에 다른 제어선을 행 어드레스 비트 16, 15, 14로 한다.ACT가 높으면 다른 명령어는 위와 같습니다.

시공 및 운영

SDRAM 메모리 모듈, 줌

예를 들어 '512 MB' SDRAM DIMM(512 MB 포함)은 각각 512 Mbit의 스토리지를 포함하고 각각 DIMM의 64비트 또는 72비트 폭에 8비트를 기여하는 8개 또는 9개의 SDRAM 칩으로 구성될 수 있습니다.일반적인 512 Mbit SDRAM 칩에는 4개의 독립된 16 MB 메모리뱅크가 내장되어 있습니다.각 뱅크는 각각 16,384비트의 8,192행 배열입니다(2048 8비트 열).은행은 아이돌 상태, 액티브 상태, 또는 한쪽에서 [6]다른 쪽으로 변화하고 있습니다.

active 명령어는 아이돌뱅크를 활성화합니다.2비트 뱅크주소(BA0~BA1)와 13비트 행주소(A0~A12)를 나타내며, 이 행의 판독치를 뱅크의 모든 16,384 컬럼센스 앰프 배열로 보냅니다.이를 "열기"라고도 합니다.이 작업을 수행하면 해당 행의 동적(용량) 메모리 스토리지 셀이 새로 고쳐지는 부작용이 있습니다.

행이 활성화되거나 "열린" 후에는 해당 행에 대해 읽기 및 쓰기 명령을 사용할 수 있습니다.액티베이션에는 행간 지연이라고 불리는 최소 시간 또는 읽기RCD 또는 쓰기가 발생할 수 있는t 시간이 필요합니다.이 시간은 클럭 주기의 다음 배수로 반올림되며 활성 명령과 읽기 또는 쓰기 명령 사이의 최소 대기 사이클 수를 지정합니다.이러한 대기 사이클 중에는 각 뱅크가 완전히 독립적으로 작동하기 때문에 다른 뱅크로 추가 명령이 전송될 수 있습니다.

read 명령과 write 명령 모두 컬럼주소가 필요합니다.각 칩은 한 번에 8비트의 데이터에 액세스하기 때문에 2,048개의 컬럼주소가 있기 때문에 11개의 어드레스 라인(A0~A9, A11)만 있으면 됩니다.

read 명령어가 발행되면 설정된 CAS 지연에 따라 몇 클럭사이클 후 클럭의 상승 에지에 맞춰 SDRAM은 DQ 회선에 대응하는 출력 데이터를 생성합니다.후속 버스트 워드는 후속 상승 클럭 에지에 맞춰 생성됩니다.

쓰기 명령어는 동일한 상승 클럭 에지 동안 DQ 라인에 구동되는 데이터를 수반한다.메모리 컨트롤러는 SDRAM이 읽기 데이터를 DQ 회선으로 구동함과 동시에 읽기 데이터를 DQ 회선으로 구동하지 않도록 해야 합니다.이를 수행하려면 읽기 버스트가 완료될 때까지 기다리거나 읽기 버스트를 종료하거나 DQM 제어선을 사용합니다.

메모리 컨트롤러가 다른 행에 액세스 할 필요가 있는 경우는, 우선 그 뱅크의 센스 앰프를 아이돌 상태로 되돌려, 다음의 행을 검출할 수 있도록 할 필요가 있습니다.이것을 「프리차지」조작, 즉 행의 「닫기」라고 합니다.프리차지는 명시적으로 명령할 수도 있고 읽기 또는 쓰기 조작 종료 시 자동으로 실행할 수도 있다.여기서도 최소 시간인 행 프리차지 지연 t가RP 존재합니다.이 시간은 행이 완전히 닫히기 전에 경과해야 하기 때문에 뱅크는 해당 뱅크에서 다른 활성화명령어를 수신하기 위해 아이돌 상태가 됩니다.

행의 갱신은 활성화의 자동적인 부작용이지만, 이 경우 을 여는 액티브명령어와 해당 행을 닫는 프리차지명령어 사이에 최소 행액세스 시간RAS t 지연이 필요합니다.이 제한은 보통 행에 대해 원하는 읽기 및 쓰기 명령을 사용하면 작아지므로 이 값은 일반적인 성능에 거의 영향을 미치지 않습니다.

명령어 상호 작용

no operation 명령어는 항상 허용되지만 load mode register 명령어는 모든 뱅크를 아이돌 상태로 하고 변경을 활성화하기 위한 지연을 요구합니다.auto refresh 명령어에서는 모든 뱅크가 아이돌 상태여야 하며 칩을 아이돌 상태로 되돌리려면 리프레시 사이클 시간RFC t가 걸립니다.(이 시간은 보통 t+t와RP 같습니다RCD).아이돌 뱅크에서 허용되는 기타 명령어는 active 명령어뿐입니다.이것은 위에서 설명한 바와 같이 행이 완전히 열리기 전에RCD t가 걸리고 읽기 및 쓰기 명령을 받아들일 수 있습니다.

뱅크가 열려 있을 때는 읽기, 쓰기, 버스트 종료 및 프리차지의 4가지 명령을 사용할 수 있습니다.읽기 및 쓰기 명령은 버스트를 시작합니다. 버스트는 다음 명령에 의해 중단될 수 있습니다.

읽기 버스트 중단

read 명령어, burst terminate 명령어 또는 precharge 명령어는 read 명령어 후 언제든지 발행할 수 있으며 설정된 CAS 지연 후 read burst를 중단됩니다.따라서 cycle 0에서 read 명령어가 발행되고 cycle 2에서 다른 read 명령어가 발행되며 CAS 지연 시간이 3인 경우 첫 번째 read 명령어는 cycle 3과 4 중에 데이터 버스트를 시작하고 두 번째 read 명령어의 결과는 cycle 5부터 표시됩니다.

사이클 2에서 발행된 명령어가 버스트 종료 또는 액티브뱅크의 프리차지일 경우 사이클5 중에는 출력이 생성되지 않습니다.

인터럽트 읽기는 활성 뱅크에 대한 것일 수 있지만 프리차지 명령은 동일한 뱅크 또는 모든 뱅크에 대한 읽기 버스트에만 인터럽트하며, 다른 뱅크에 대한 프리차지 명령은 읽기 버스트를 인터럽트하지 않습니다.

쓰기 명령으로 읽기 버스트를 중단하는 것은 가능하지만 더 어렵습니다.메모리 컨트롤러가 쓰기 조작에 맞추어 DQ 회선을 개입시켜 SDRAM에 데이터를 드라이브 할 수 있도록, SDRAM으로부터의 출력을 억제하기 위해서 DQM 신호를 사용하는 경우에 실행할 수 있습니다.읽기 데이터에 대한 DQM의 효과는 2사이클 지연되지만 쓰기 데이터에 대한 DQM의 효과는 즉시 나타나므로 쓰기 명령 전에 최소 2사이클을 시작하여 읽기 데이터를 마스킹하기 위해 DQM을 상승시켜야 하지만 쓰기 명령의 사이클 동안 하강해야 합니다(write 명령이 영향을 미치는 것으로 가정).

이를 2개의 클럭사이클만으로 실시하려면 클럭엣지에서의 출력을 끄기 위해 SDRAM이 필요로 하는 시간과 다음 클럭엣지에서의 쓰기를 위해 데이터를 SDRAM에 입력으로 제공해야 하는 시간 사이에 세심한 조정이 필요합니다.클럭 주파수가 너무 높아 충분한 시간을 확보할 수 없을 경우 3회 사이클이 필요할 수 있습니다.

읽기 명령에 자동 프리차지가 포함된 경우 프리차지는 인터럽트 명령과 동일한 사이클로 시작됩니다.

버스트 순서

캐시가 있는 최신 마이크로프로세서는 일반적으로 캐시 라인 단위로 메모리에 액세스합니다.64 바이트 캐시 라인을 전송하려면 64 비트 DIMM 에 대한 8 개의 연속 액세스가 필요합니다.이러한 액세스들은 모드레지스터를 사용하여 SDRAM 칩을 설정하여 8 워드의 버스트를 실행하는 것으로, 1 개의 읽기 또는 쓰기 커맨드로 트리거 할 수 있습니다.캐시 라인 페치는 일반적으로 특정 주소로부터의 판독에 의해 트리거되며, SDRAM은 캐시 라인의 "크리티컬 워드"를 먼저 전송할 수 있습니다.("여기서 "워드"는 일반적인 DIMM의 64비트) SDRAM 칩은 나머지 워드의 순서를 지정하는 두 가지 규칙을 지원합니다.e캐시라인

버스트는 항상 BL의 배수로 시작하는 정렬된 BL 연속 단어 블록에 액세스합니다.예를 들어 4~7의 임의의 컬럼주소에 4단어 버스트액세스를 하면 4~7단어가 반환됩니다.단, 순서는 요청된 주소와 설정된 버스트타입 옵션(시퀀셜 또는 인터리브)에 따라 달라집니다.일반적으로 메모리 컨트롤러에는 어느 한쪽이 필요합니다.버스트 길이가 1 또는 2인 경우 버스트타입은 문제가 되지 않습니다.버스트 길이가 1인 경우 요청된 워드가 유일한 액세스 워드입니다.버스트 길이가 2인 경우 요청된 워드에 먼저 액세스하고 정렬된 블록 내의 다른 워드에 두 번째로 액세스한다.짝수 주소가 지정된 경우 다음 단어, 홀수 주소가 지정된 경우 이전 단어입니다.

시퀀셜 버스트모드의 경우, 이후의 워드는 주소순으로 액세스 되고, 끝에 도달하면 블록의 선두로 되돌아갑니다.따라서 예를 들어 버스트 길이가 4이고 요청된 열 주소가 5인 경우 워드는 5-6-7-4로 액세스됩니다.버스트 길이가 8일 경우 액세스 순서는 5-6-7-0-1-2-3-4가 됩니다.이는 컬럼 주소에 카운터를 추가하고 무시하면 버스트 길이를 초과한 반송이 발생합니다.인터리브 버스트모드는 카운터와 주소 사이의 배타적 또는 연산을 사용하여 주소를 계산합니다.같은 시작 주소인5 를 사용하면, 4 워드의 버스트는 5-4-7-6 의 순서로 워드를 반환합니다.8 워드의 버스트는 5-4-7-6-1-0-3-2 [11]입니다.인간에게는 더 혼란스럽지만, 이것은 하드웨어에서 구현하기 더 쉬울 수 있으며, 인텔[citation needed]마이크로프로세서를 선호합니다.

요청된 컬럼 주소가 블록의 선두에 있는 경우, 양쪽 버스트모드(시퀀셜 및 인터리브)는 같은 시퀀셜시퀀스 0-1-2-3-4-5-6-7로 데이터를 반환합니다.차이는 캐시 행을 메모리에서 중요한 워드 우선 순서로 가져오는 경우에만 문제가 됩니다.

모드 레지스터

단일 데이터 레이트 SDRAM에는 단일 10비트 프로그래밍 가능 모드 레지스터가 있습니다.이후 더블 데이터 레이트의 SDRAM 규격에서는 뱅크주소 핀을 사용하여 처리되는 모드레지스터를 추가합니다SDRAM의 경우 뱅크주소 핀 및 주소 라인 A10 이상은 무시되지만 모드레지스터 쓰기 중에는 0으로 해야 합니다.

비트는 M9 ~M0으로 로드 모드레지스터 사이클 중에 어드레스 라인 A9 ~A0에 표시됩니다.

  • M9: 쓰기 버스트 모드.0인 경우 쓰기에서는 읽기 버스트 길이 및 모드를 사용합니다.1 의 경우는, 모든 기입이 비버스트(단일 로케이션)입니다.
  • M8, M7: 동작 모드.예약되어 있으며 00이어야 합니다.
  • M6, M5, M4: CAS 레이텐시일반적으로 합법인 것은 010(CL2)과 011(CL3)뿐입니다.읽기 명령과 칩의 데이터 출력 사이의 사이클 수를 지정합니다.칩에는 이 값(나노초)에 대한 기본적인 제한이 있습니다.초기화 중에 메모리 컨트롤러는 클럭 주파수에 대한 지식을 사용하여 이 제한을 사이클로 변환해야 합니다.
  • M3: 버스트타입0 - 순차 버스트 순서를 요청하고 1은 인터리브 버스트 순서를 요청합니다.
  • M2, M1, M0: 버스트 길이.000, 001, 010 및 011 값은 각각 1, 2, 4 또는 8 워드의 버스트 크기를 지정합니다.각 읽기(및 쓰기, M9가 0인 경우)는 버스트 중지 또는 다른 명령에 의해 중단되지 않는 한 해당 개수의 액세스를 수행합니다.값 111은 풀행 버스트를 나타냅니다.버스트는 중단될 때까지 계속됩니다.풀행 버스트는 순차 버스트유형에서만 허용됩니다.

이후(이중 데이터 레이트) SDRAM 표준은 더 많은 모드 레지스터 비트를 사용하며 "확장 모드 레지스터"라고 불리는 추가 모드 레지스터를 제공합니다.레지스터 번호는 load mode register 명령 중에 뱅크주소 핀으로 부호화 됩니다.예를 들어 DDR2 SDRAM은 13비트 모드 레지스터, 13비트 확장 모드 레지스터 No.1(EMR1) 및 5비트 확장 모드 레지스터 No.2(EMR2)를 가진다.

자동 갱신

각 뱅크의 각 행을 열고 닫고(활성화 및 프리차지) RAM 칩을 새로 고칠 수 있습니다.다만, 메모리 컨트롤러를 심플화하기 위해서, SDRAM 칩은 「auto refresh」커맨드를 서포트하고 있습니다.이 커맨드는 각 뱅크의 1 행에 대해서, 이러한 조작을 동시에 실행합니다.또한 SDRAM은 내부 카운터를 유지하며 가능한 모든 행에 걸쳐 반복됩니다.메모리 컨트롤러는 새로 고침 간격(tREF = 64 ms는 공통값)마다 충분한 수의 자동 새로 고침 명령어(행당 1개, 사용 예에서는 8192개)를 발행해야 합니다.이 명령이 실행될 때는 모든 뱅크가 유휴 상태(닫힘, 사전 충전)여야 합니다.

저전력 모드

앞에서 설명한 바와 같이 클럭이네이블(CKE) 입력을 사용하여 SDRAM에 대한 클럭을 효과적으로 정지할 수 있습니다.CKE 입력은 클럭의 각 상승 에지로 샘플링되며, 이 값이 낮을 경우 다음 상승 에지는 CKE 체크 이외의 모든 목적으로 무시됩니다.CKE가 낮은 한 클럭환율을 변경하거나 클럭을 완전히 정지할 수도 있습니다.

SDRAM의 동작중에 CKE가 낮아지면, CKE가 다시 상승할 때까지 「프리즈」합니다.

CKE가 낮아졌을 때 SDRAM이 아이돌 상태(모든 뱅크가 프리차지되어 명령어가 진행 중이지 않음)일 경우 SDRAM은 자동으로 전원다운모드로 들어가 CKE가 다시 기동할 때까지 최소한의 전력을 소비합니다.이 시간이 최대 리프레시 간격REF t보다 길지 않으면 메모리 내용이 손실될 수 있습니다.추가 전력 절약을 위해 이 시간 동안 클럭을 완전히 정지하는 것은 합법입니다.

마지막으로 auto-refresh 명령어가 SDRAM으로 전송됨과 동시에 CKE가 낮아지면 SDRAM은 셀프 리프레쉬 모드로 들어갑니다.이는 전원 차단과 비슷하지만 SDRAM은 온칩타이머를 사용하여 필요에 따라 내부 리프레시 사이클을 생성합니다.이 시간 동안 시계가 정지될 수 있습니다.자가 리프레시 모드는 전원 차단 모드보다 약간 더 많은 전력을 소비하지만 메모리 컨트롤러를 완전히 비활성화할 수 있습니다.이것은 일반적으로 차이를 보충하는 것 이상의 것입니다.

SDRAM은 배터리 구동 디바이스용으로 설계되어 전력 절약 옵션이 몇 가지 더 있습니다.하나는 온도에 따른 리프레시입니다.온칩 온도 센서는 항상 최악의 속도로 리프레시 레이트를 실행하는 것이 아니라 낮은 온도에서 리프레시 레이트를 낮춥니다.다른 하나는 선택적 새로 고침으로, DRAM 어레이의 일부로만 자가 새로 고침이 제한됩니다.새로고침되는 fraction은 확장 모드레지스터를 사용하여 설정합니다. 번째는 모바일 DDR(LPDDR)과 LPDDR2에 실장되어 있는 「딥 파워 다운」모드입니다.이 모드에서는, 메모리가 무효가 되어, 완전히 재초기화할 필요가 있습니다.이는 CKE를 낮추면서 "burst terminate" 명령을 전송함으로써 활성화됩니다.

DDR SDRAM 프리페치 아키텍처

DDR SDRAM은 프리페치 아키텍처를 채택하여 메모리의 공통 물리 행에 있는 여러 데이터 워드에 빠르고 쉽게 접근할 수 있습니다.

프리페치 아키텍처는 DRAM에 대한 메모리 액세스의 특정 특성을 활용합니다.일반적인 DRAM 메모리 동작에는 비트선 프리차지, 행 액세스, 컬럼 액세스의 3가지 단계가 포함됩니다.행 액세스는 DRAM 메모리셀 내의 미세한 신호를 주의 깊게 감지하기 때문에 읽기 동작의 핵심입니다.이것은 메모리 동작의 가장 느린 단계입니다.그러나 행이 읽히면 감지 증폭기가 래치로도 작동하므로 동일한 행에 대한 후속 열 액세스가 매우 빠르게 이루어질 수 있습니다.예를 들어 1기가비트[6] DDR3 디바이스의 행은 폭이 2,048비트이므로 행 액세스 단계 동안 2,048비트가 내부적으로 2,048개의 개별 센스 앰프로 읽힙니다.행 액세스에는 DRAM의 속도에 따라 50ns가 소요될 수 있지만, 열려 있는 행의 컬럼액세스는 10ns 미만입니다.

기존의 DRAM 아키텍처는 오랫동안 열린 행의 비트에 대한 고속 컬럼 액세스를 지원했습니다.2,048비트 행의 8비트 와이드 메모리칩의 경우 다른 행에 대한 인터럽트 액세스가 발생하지 않는 한 행에 있는 256개의 데이터 워드(2048/8) 중 하나에 대한 액세스는 매우 빠를 수 있습니다.

오래된 고속 컬럼액세스 방식의 단점은 행의 추가 데이터 워드마다 새로운 컬럼주소를 송신할 필요가 있다는 것입니다.주소 버스는 데이터 버스와 동일한 주파수로 작동해야 했습니다.프리페치 아키텍처는 단일 주소 요청을 통해 여러 데이터 워드를 생성할 수 있도록 함으로써 이 프로세스를 단순화합니다.

프리페치 버퍼 아키텍처에서는 행에 대한 메모리 액세스가 발생하면 버퍼는 행의 인접 데이터 워드 세트를 잡아 IO 핀 상에서 고속으로 읽어내(버스트) 개별 열 주소 요구 없이 이들 워드를 읽어냅니다.이는 CPU가 메모리 내의 인접 데이터 워드를 필요로 하는 것을 전제로 하고 있으며, 실제로는 매우 많은 경우입니다.예를 들어 DDR1에서는 같은 클럭 사이클 내의 각 칩에서2개의 인접 데이터 워드가 읽혀져 프리페치 버퍼에 배치됩니다.그런 다음 각 워드는 클럭 사이클의 연속적인 상승 및 하강 에지로 전송됩니다.마찬가지로 프리페치 버퍼가 4n인 DDR2에서는 4개의 연속된 데이터 워드를 읽고 버퍼에 배치하며 DDR의 내부 클럭보다 2배 빠른 클럭은 각 워드를 고속 외부 클럭의 상승 및 하강 에지로 연속적으로 전송합니다.

프리페치 버퍼의 깊이는 코어 메모리 주파수와 IO 주파수 사이의 비율로 생각할 수도 있습니다.8n 프리페치 아키텍처(DDR3 등)에서는 I/O는 메모리 코어보다 8배 빠르게 동작합니다(메모리 액세스마다 I/O에서 8개의 데이터 워드가 버스트합니다).따라서 200MHz 메모리코어는 각각8배(1600메가비트/초) 고속으로 동작하는 IO와 조합됩니다.메모리에 16개의 IO가 있는 경우 총 읽기 대역폭은 200MHz x 8개의 데이터 워드/액세스 x 16개의 IO = 25.6기가비트/초 또는 3.2기가/초입니다.여러 개의 DRAM 칩을 탑재한 모듈에서는 이에 대응하여 더 높은 대역폭을 제공할 수 있습니다.

SDRAM 세대마다 프리페치버퍼 사이즈가 다릅니다.

  • DDR SDRAM 프리페치 버퍼 사이즈는 2n(메모리 액세스당 2개의 데이터 워드)
  • DDR2 SDRAM 프리페치 버퍼 사이즈는 4n(메모리 액세스당 4개의 데이터 워드)
  • DDR3 SDRAM 프리페치 버퍼 사이즈는 8n(메모리 액세스당 8개의 데이터 워드)
  • DDR4 SDRAM 프리페치 버퍼 사이즈는 8n(메모리 액세스당 8개의 데이터 워드)
  • DDR5 SDRAM 프리페치버퍼 사이즈는 8n, 추가 모드 16n

세대

SDRAM 기능 맵
유형 기능의 변경
SDRAM
DDR1
DDR2 접속은 4단어 이하
"버스트 종료" 제거
병렬로 4대 사용
사이클당 1.25~5ns
내부 동작은 클럭환율 1/2 입니다.
신호: SSTL_18 (1.8V)[13]
DDR3 접근은 8단어 이하
신호: SSTL_15 (1.5V)[13]
CAS 지연 시간이 훨씬 길다
DDR4 Vcc 1 1.2 V 포인트 투 포인트 (채널당 단일 모듈)

SDR

Sound Blaster X-Fi Fatalyth Prosound 카드의 64 MB[6] 사운드메모리는 2개의 Micron 48LC32M8A2 SDRAM 칩으로 구성됩니다.133MHz(7.5ns 클럭 주기)로 동작하며 8비트 와이드 데이터 [14]버스를 갖추고 있습니다.

원래 SDRAM이라고 불리던 단일 데이터 레이트 SDRAM은 클럭사이클마다 1개의 명령어를 받아들여 1개의 워드의 데이터를 전송할 수 있습니다.칩은 다양한 데이터 버스 크기(4비트, 8비트 또는 16비트)로 제조되지만 일반적으로 칩은 한 번에 64비트(비ECC) 또는 72비트(ECC)를 읽고 쓸 수 있는 168핀 DIMM으로 조립됩니다.

데이터 버스의 사용은 복잡하기 때문에 복잡한 DRAM 컨트롤러 회로가 필요합니다.그 이유는 DRAM에 기입된 데이터는 write 명령어와 같은 사이클로 표시되어야 하지만 read 명령어 후에 read가 2 또는3 사이클의 출력을 생성하기 때문입니다.DRAM 컨트롤러는 데이터 버스가 읽기 및 쓰기를 동시에 수행할 필요가 없음을 확인해야 합니다.

SDRAM의 일반적인 클럭환율은 66, 100 및 133MHz(15, 10 및 7.5ns의 주기), 각각 PC66, PC100 및 PC133으로 표시됩니다.최대 200MHz의 클럭환율을 사용할 수 있습니다.3.3V의 전압으로 동작합니다.

이 타입의 SDRAM은 클럭사이클(단일 데이터 레이트)당 1개의 데이터만 전송되기 때문에 DDR 배리언트보다 속도가 느립니다.그러나 이 유형은 데이터 전송에 보통 두세 개의 클럭이 걸리던 이전 모델들의 데이터 확장 D램(EDO-RAM)이나 고속 페이지 모드 D램(FPM-RAM)보다 더 빠르다.

PC66

PC66JEDEC에 의해 정의된 내장 리무버블 컴퓨터 메모리 표준입니다.PC66은 클럭 주파수 66.66MHz, 64비트 버스 전압 3.3V로 동작하는 동기식 DRAM입니다.PC66은 168핀 DIMM 및 144핀 SO-DIMM 폼 팩터로 사용할 수 있습니다.이론상 대역폭은 533 MB/s입니다(1 MB/s = 100만 바이트/초).

이 표준은 인텔 Pentium 및 AMD K6 기반 PC에서 사용되었습니다.또한 베이지 Power Mac G3, 초기 iBooks 및 PowerBook G3에도 탑재되어 있습니다.또, 66 MHz FSB 를 탑재한 초기 인텔 Celeron 시스템에도 사용되고 있습니다.PC100 및 PC133 표준으로 대체되었습니다.

PC100

DIMM: 168핀 및 2노치

PC100은 내장 리무버블컴퓨터 랜덤 액세스메모리의 표준으로 JEDEC에 의해 정의되어 있습니다.PC100은 클럭 주파수 100MHz, 64비트 폭 버스 상에서 전압 3.3V로 동작하는 동기 DRAM을 말합니다.PC100은 168핀 DIMM 144핀 SO-DIMM 폼 팩터로 사용할 수 있습니다.PC100은 PC66과의 하위 호환성이 있으며 PC133 규격으로 대체되었습니다.

100MHz SDRAM 칩으로 구성된 모듈은 반드시 100MHz로 동작할 수 있는 것은 아닙니다.PC100 규격은 메모리 모듈 전체의 기능을 규정합니다.PC100은 많은 오래된 컴퓨터에서 사용되고 있습니다.1990년대 후반의 PC는 PC100 메모리를 탑재한 가장 일반적인 컴퓨터였습니다.

PC133

PC133JEDEC에 의해 정의된 컴퓨터 메모리 표준입니다.PC133은 클럭 주파수 133MHz, 64비트 폭 버스 상에서 3.3V 전압으로 동작하는 SDRAM을 말합니다.PC133은 168핀 DIMM 및 144핀 SO-DIMM 폼 팩터로 사용할 수 있습니다.PC133은 JEDEC에 의해 승인된 SDRAM 규격 중 가장 빠르고 최종적이며 초당 1.066GB의 대역폭을 제공합니다([124.33MHz * 64/8]= 1.066GB/s). (1 GB/s = 10억 바이트/s) PC133은 PC10066과의 하위 호환성이 있습니다.

DDR

DRAM의 액세스 지연은 기본적으로 DRAM 어레이에 의해 제한되지만 각 내부 판독치는 실제로는 수천 비트의 행이기 때문에 DRAM의 잠재적인 대역폭은 매우 높습니다.사용자가 이 대역폭을 더 많이 사용할 수 있도록 하기 위해 더블 데이터 레이트 인터페이스가 개발되었습니다.이 명령어는 사이클당 1회 허용되지만 클럭사이클당 2개의 워드의 데이터를 읽거나 씁니다.DDR 인터페이스는 클럭 신호의 상승 에지 및 하강 에지 모두에서 데이터를 읽고 쓰는 것으로 이를 실현합니다.또, SDR 인터페이스 타이밍에 약간의 변경이 가해져, 전원 전압이 3.3V에서 2.5V로 저하했습니다.그 결과 DDR SDRAM은 SDRAM과의 후방 호환성이 없습니다.

DDR SDRAM(명확성을 높이기 위해 DDR1이라고도 함)은 최소 읽기/쓰기 단위를 2배로 늘립니다.모든 접근은 연속된2개 이상의 단어를 참조합니다.

일반적인 DDR SDRAM 클럭환율은 133, 166, 및 200MHz(7.5, 6, 및 5ns/cycle)입니다.일반적으로 DDR-266, DDR-333 및 DDR-400(비트당 3.75, 3, 2.5ns)이라고 불립니다.대응하는 184 핀 DIMM 는, PC-2100, PC-2700, 및 PC-3200 이라고 불립니다.최대 DDR-550(PC-4400)의 퍼포먼스를 이용할 수 있습니다.

DDR2

DDR2 SDRAM은 DDR SDRAM과 매우 유사하지만 최소 읽기/쓰기 단위는 4단어로 2배 증가했습니다.버스 프로토콜도 더 높은 성능의 작동을 가능하게 하기 위해 단순화되었습니다.(특히 "burst terminate" 명령어는 삭제됩니다).이것에 의해, 내부 RAM 동작의 클럭 레이트를 증가시키지 않고, SDRAM의 버스 레이트를 2배로 할 수 있습니다.대신 내부 동작은 SDRAM의 4배의 폭 단위로 실행됩니다.또한 8개의 뱅크를 대용량 RAM 칩에 장착할 수 있도록 뱅크 주소 핀(BA2)이 추가되었습니다.

일반적인 DDR2 SDRAM 클럭환율은 200, 266, 333 또는 400MHz(5, 3.75, 3 및 2.5ns 주기)이며, 일반적으로 DDR2-400, DDR2-533, DDR2-667 및 DDR2-800(2.5, 1.875, 1.5 및 1.5ns 주기)이라고 불립니다.대응하는 240 핀 DIMM 는, PC2-3200 ~ PC2-6400 이라고 불립니다.DDR2 SDRAM 은, 일반적으로 DDR2-1066 이라고 불리는 533 MHz 의 클럭 레이트로 입수할 수 있습니다.또, 대응하는 DIMM 는 PC2-8500(제조원에 따라서는 PC2-8600이라고도 불립니다).DDR2-1250(PC2-10000)까지의 퍼포먼스를 이용할 수 있습니다.

내부 동작은 클럭환율이 1/2이므로 DDR2-400 메모리(내부 클럭환율 100MHz)는 DDR-400(내부 클럭환율 200MHz)보다 지연이 다소 높은 것에 주의해 주세요.

DDR3

DDR3는 이러한 추세를 이어가면서 최소 읽기/쓰기 단위를 8단어로 2배 늘렸습니다.이것에 의해, 내부 동작의 클럭 레이트(폭 뿐)를 변경할 필요 없이, 대역폭과 외부 버스 레이트를 2배로 늘릴 수 있습니다.800~1600M 전송/초(400~800MHz 클럭의 양쪽 가장자리)를 유지하려면 내부 RAM 어레이에서 초당 100~200M의 페치를 실행해야 합니다.

두 배가 될 때마다 지연 시간이 늘어납니다.모든 DDR SDRAM 세대와 마찬가지로 명령어는 1개의 클럭에지로 제한되며, 명령어 지연은 통상 견적 전송 레이트의 절반 속도(DDR3-800에서의 CAS 지연 8은 8/(400MHz)= 20ns로 PC100 SDRAM에서의 CAS2의 지연과 정확히 동일합니다).

DDR3 메모리 칩은 [15]상업적으로 제조되고 있으며,[16] 2007년 하반기부터 DDR3 메모리 칩을 사용하는 컴퓨터 시스템이 출시되었으며, 2008년 [17]이후부터는 상당히 많이 사용되고 있습니다.초기 클럭 레이트는 DDR3-800 및 DDR3-1066(PC3-6400 및 PC3-8500 모듈)로 표기되는 400 및 533MHz였지만, 현재는 DDR3-1333 및 DDR3-1600(PC3-10600 및 PC3-12800 모듈)로 표기되는 667 및 800MHz가 [18]일반적입니다.최대 DDR3-2800 (PC3 22400 모듈)의 퍼포먼스를 이용할 [19]수 있습니다.

DDR4

DDR4 SDRAM은 DDR3 SDRAM의 후속 모델입니다.2008년 샌프란시스코에서 열린 인텔 개발자 포럼에서 공개되었으며, 2011년에 출시될 예정입니다.개발 시점은 상당히 다양했습니다. 원래는 [20]2012년에 출시될 것으로 예상되었으며,[21] 이후(2010년) 2015년에 출시될 것으로 예상되었으며, 이후 2011년 초에 샘플이 발표되고 제조업체가 2012년에 상업 생산 및 시장 출시가 예상된다고 발표하기 시작했습니다.DDR4는 2015년 경에 대중 시장에 도입되었습니다.이는 DDR3가 DDR2를 넘어 대중 시장에 진입하는 데 걸린 약 5년에 필적합니다.

DDR4 칩은 1.5V의 DDR3 칩에 비해 1.2V [22][23]이하로 동작하며 초당 20억 이상의 데이터 전송이 가능합니다.이 주파수는 2133MHz의 주파수 속도로 도입될 것으로 예상되었으며, 2013년까지 4266MHz까지[24] 상승하고[25] 1.05V의 전압을 낮출 것으로 예상됩니다.

DDR4는 내부 프리페치 폭을 2배로 늘리지 않았지만 DDR3와 [26]동일한 8n 프리페치를 사용합니다.따라서 데이터 버스를 계속 비지 상태로 유지하려면 여러 은행에서 읽기를 인터리브해야 합니다.

2009년 2월, 삼성은 DDR4[27] 개발을 위한 "중요한 단계"로 여겨지는 40 nm D램 칩을 검증했습니다. 이는 2009년 현재 현재 D램 칩이 50 nm [28]공정으로 이행되기 시작한 단계이기 때문입니다.2011년 1월, 삼성은 30 nm 2048[6] MB DDR4 D램 모듈의 테스트 완료 및 출시를 발표했습니다.1.2V로 최대 2.13기가비트/초의 대역폭을 제공하며 의사 오픈 드레인 기술을 사용하여 동등한 DDR3 [29][30]모듈보다 소비전력이 40% 낮습니다.

DDR5

2017년 3월 JEDEC은 DDR5 표준이 [31]개발 중이라고 발표했지만, DDR4의 대역폭을 2배로 늘리고 전력 소비량을 절감하며 2018년 표준을 발표한다는 목표 외에는 자세한 내용은 밝히지 않았습니다.이 표준은 [32]2020년 7월 14일에 발표되었다.

실패한 후계자

SDRAM의 뒤를 이을 메모리 테크놀로지는 DDR 이외에도 몇 가지 제안되고 있었습니다.

Rambus DRAM(RDRAM)

RDRAM은 DDR에 대항하는 독자적인 테크놀로지입니다.비교적 높은 가격과 실망스러운 성능(지연 시간이 길고 16비트 데이터 채널이 좁은 DDR의 64비트 채널에 비해)으로 인해 SDR D램을 계승할 경쟁에서 밀렸다.

Synchronous-Link DRAM(SLDRAM; 동기링크 DRAM)

SLDRAM은 RDRAM과 경쟁하며 높은 성능을 자랑했다.1990년대 후반에 SLDRAM 컨소시엄에 의해 개발되었습니다.SLDRAM 컨소시엄은 약 20개의 주요 D램 및 컴퓨터 산업 제조업체로 구성되어 있습니다. (SLDRAM 컨소시엄은 SLDRAM Inc.로 설립되고 이후 Advanced Memory International, Inc.로 사명을 변경).SLDRAM은 오픈 스탠다드로 라이선스 비용이 필요 없습니다.사양에서는 200, 300 또는 400MHz 클럭 주파수로 동작하는 64비트버스가 필요했습니다.이것은, 모든 신호가 같은 회선상에 있기 때문에, 복수의 회선의 동기 시간을 회피하는 것으로 실현됩니다.DDR SDRAM과 마찬가지로 SLDRAM은 2중 주파수 버스를 사용하여 400,[33] 600 [34]또는 800 MT/s의 유효 속도를 제공합니다(1 MT/s = 1000^2/s 전송).

SLDRAM은 11비트명령어 버스(10개의 명령어비트 CA9:0과 1개의 명령어 시작 FLAG 행)를 사용하여 40비트명령어 패킷을 차동명령어 클럭(CCLK/CCLK#)의 4개의 연속된 엣지로 전송합니다.SDRAM과는 달리 칩별 선택 신호는 없었습니다.리셋 시 각 칩에 ID가 할당되어 명령어에는 이를 처리하는 칩의 ID가 포함되어 있습니다.데이터는 2개의 차동 데이터 클럭(DCLK0/DCLK0# 및 DCLK1/DCLK1#) 중 하나를 사용하여 18비트(칩당) 데이터 버스를 통해 4워드 또는 8워드 버스트 형식으로 전송되었습니다.표준 SDRAM과는 달리 클럭은 데이터 소스(읽기 동작의 경우 SLDRAM 칩)에 의해 생성되어 데이터와 동일한 방향으로 전송되므로 데이터 스큐가 크게 감소합니다.DCLK 의 송신원이 변경되었을 때에 일시 정지할 필요가 없는 것을 피하기 위해서, 각 커맨드는 사용하는 [35]DCLK 페어를 지정합니다.

기본적인 read/write 명령어는 다음과 같이 구성되어 있습니다(첫 번째 워드의 CA9로 시작).

SLDRAM 읽기, 쓰기 또는 행 운영 요청 패킷
플래그 CA9 CA8 CA7 CA6 CA5 CA4 CA3 CA2 CA1 CA0
1 아이디8 디바이스 ID ID0 CMD5
0 명령어 코드 CMD0 은행. 배를 젓다
0 행(계속) 0
0 0 0 0 기둥.
  • 디바이스 ID의 9비트
  • 6비트 명령어
  • 은행 주소의 3비트
  • 행 주소의 10비트 또는 11비트
  • 행 또는 컬럼 확장용 5 또는 4비트 스페어
  • 7비트 컬럼주소

개개의 디바이스에는 8비트 ID가 할당되어 있습니다.명령어로 전송된 ID의 9번째 비트는 여러 디바이스를 수신처로 지정하기 위해 사용되었습니다.정렬된 2의 거듭제곱 그룹에 대응할 수 있습니다.송신 msbit 가 설정되어 있는 경우, 송신 주소의 최하위0 비트를 포함한 모든 최하위 비트는, 「이것이 나에게 주소 지정되었는가」의 목적으로 무시됩니다.(ID8 비트가 실제로 ID0보다 중요하지 않다고 생각되는 경우 유니캐스트주소 매칭은 이 패턴의 특수한 케이스가 됩니다).

read/write 명령에서는 msbit clear:

  • CMD5=0
  • 지정된 행을 열려면 CMD4=1, 현재 열려 있는 행을 사용하려면 CMD4=0
  • 8워드 버스트를 전송하려면 CMD3=1, 4워드 버스트의 경우 CMD3=0
  • 쓰기의 경우 CMD2=1, 읽기의 경우 CMD2=0
  • 이 액세스 후 행을 닫으려면 CMD1=1, 열린 상태로 두려면 CMD1=0
  • CMD0은 사용할 DCLK 쌍을 선택합니다(DCLK1 또는 DCLK0).

사양에서 눈에 띄는 누락은 바이트 단위 쓰기 활성화였습니다. 이는 캐시와 ECC 메모리를 갖춘 시스템을 위해 설계되었으며, 항상 캐시 라인의 여러 배수로 씁니다.

추가 명령어(CMD5가 설정된 경우)는 데이터 전송 없이 행을 열고 닫으며, 새로 고침 작업을 수행하고, 구성 레지스터를 읽거나 쓰거나, 기타 유지보수 작업을 수행합니다.이러한 명령어 대부분은 4비트 서브ID(5비트로 송신, 프라이머리 ID와 같은 복수 행선지 인코딩을 사용)를 서포트하고 있습니다.이러한 서브ID는 병렬로 접속되어 항상 동시에 읽기/쓰기되기 때문에 동일한 프라이머리 ID가 할당되어 있는 디바이스를 구별하는데 사용할 수 있습니다.

다양한 디바이스 타이밍 파라미터를 제어하기 위한 8비트 제어 레지스터와 32비트 상태 레지스터가 다수 있었습니다.

Virtual Channel Memory(VCM; 가상채널 메모리) SDRAM

VCM은 NEC가 설계한 SDRAM의 독자 사양으로 라이선스 비용 없이 오픈 스탠다드로 출시되었습니다.표준 SDRAM과 핀 호환성이 있습니다만, 명령어는 다릅니다.VCM은 RDRAM만큼 비싸지 않았기 때문에 이 기술은 RDRAM의 잠재적 경쟁사였습니다.Virtual Channel Memory(VCM; 가상채널 메모리) 모듈은 표준 SDRAM과 기계 및 전기적으로 호환되기 때문에 양쪽의 지원은 메모리 컨트롤러의 기능에 의존합니다.1990년대 후반에는 다수의 PC 노스브리지 칩셋(인기 있는 VIA KX133이나 KT133)에 VCSDRAM 지원이 포함되어 있었습니다.

VCM은 DRAM 뱅크의 센스 앰프 행과 데이터 I/O 핀 사이에 각각 1/4 행의 "세그먼트" 크기의 16개의 "채널" 버퍼의 SRAM 캐시를 삽입합니다.VCSDRAM에 고유한 "Prefetch" 및 "restore" 명령어는 DRAM의 감지 앰프 행과 채널버퍼 간에 데이터를 복사하고 SDRAM의 read 및 write 명령어와 동등한 채널 번호를 지정합니다.따라서 읽기 및 쓰기는 DRAM 어레이의 현재 활성 상태와는 독립적으로 수행될 수 있으며, 한 번에 4개의 완전한 DRAM 행이 "열린" 상태로 액세스됩니다.이는 표준 2뱅크 SDRAM에서 사용 가능한2개의 열린 행보다 개선된 것입니다(실제로 17번째 "dummy channel"이 일부 작업에 사용됩니다).

VCSDRAM에서 읽으려면 액티브명령어 후에 "prefetch" 명령어를 사용하여 센스앰프 어레이에서 채널 SDRAM으로 데이터를 복사해야 합니다.이 명령은 뱅크, 열 주소의 2비트(행의 세그먼트 선택) 및 채널 번호의 4비트를 지정합니다.일단 실행되면 채널버퍼에 대한 읽기 명령어가 계속되는 동안 DRAM 어레이가 프리차지 될 수 있습니다.쓰기 위해 먼저 데이터를 채널 버퍼에 쓴 다음(일반적으로 Prefetch 명령을 사용하여 초기화된 이전), 복원 명령을 사용하여 Prefetch 명령과 동일한 파라미터를 사용하여 채널의 데이터 세그먼트를 감지 앰프 배열로 복사합니다.

활성(열린) 행에 대해 수행해야 하는 일반적인 SDRAM 쓰기와 달리 VCSDRAM 뱅크는 복원 명령이 실행될 때 미리 충전(닫힘)해야 합니다.restore 명령어 직후의 액티브한 명령어는 DRAM 행이 DRAM 어레이에의 기입을 완료하도록 지정합니다.또한 현재 열려 있는 행에 쓸 수 있는 17번째 "dummy channel"이 있습니다.감지 앰프 [36][37]어레이에서는 읽을 수 없지만 감지 앰프 어레이에서 미리 검색, 쓰기 및 복원할 수 있습니다.

일반적으로 세그먼트(segment)는 프리페치된 메모리주소로 복원되지만 채널버퍼는 매우 효율적인 복사 또는 정렬된 대용량 메모리블록 클리어에도 사용할 수 있습니다.(사분열 세그먼트의 사용은 DRAM 셀이 SRAM 셀보다 좁기 때문에 이루어집니다.SRAM 비트는 4개의 DRAM 비트폭으로 설계되어 있으며 4개의 DRAM 비트 중 하나에 쉽게 연결됩니다.)추가 명령은 세그먼트 쌍을 채널 쌍에 프리페치하고, 선택적 명령은 프리페치, 읽기 및 프리차지를 결합하여 랜덤 읽기의 오버헤드를 줄입니다.

위의 명령어는 JEDEC에 의해 표준화된 명령어입니다.이전 칩은 더미 채널 또는 페어 프리페치를 지원하지 않았으며 프리차지를 위해 다른 인코딩을 사용했습니다.

13비트 어드레스 버스는 여기에 나타나듯이 최대 128Mbit의[6] 디바이스에 적합합니다.각각 8,192개의 행과 8,192개의 열을 포함하는 두 개의 뱅크가 있습니다.따라서 행 주소는 13비트, 세그먼트주소는 2비트이며 세그먼트 내의 2,048비트(256바이트)에서1바이트를 선택하려면 8개의 컬럼주소 비트가 필요합니다.

동기 그래픽스 RAM(SGRAM)

Synchronous Graphics RAM(SGRAM; 동기 그래픽스 RAM)은 그래픽 어댑터에 특화된 SDRAM 형식입니다.비디오 카드에 있는 텍스처 메모리나 프레임 버퍼그래픽 관련 태스크용으로 설계되어 있습니다.비트 마스킹(다른 비트 플레인에 영향을 주지 않고 지정된 비트 플레인에 쓰기) 및 블록 쓰기(메모리 블록을 단일 색으로 채우기) 등의 기능을 추가합니다.VRAM이나 WRAM과는 달리 SGRAM은 싱글 포트입니다.단, 2개의 메모리 페이지를 동시에 열 수 있어 다른 비디오 RAM 테크놀로지의 듀얼 포트 특성을 시뮬레이트할 수 있습니다.

가장 오래된 SGRAM 메모리는 1994년 [38]11월에 소개된 Hitachi HM5283206과 [39]1994년 12월에 소개된 NEC μPD481850으로 거슬러 올라가는8[6] Mbit 칩입니다.SGRAM을 사용한 최초의 상용 기기는 1995년 12월에 출시된 일본 SCPH-5000 모델부터 NEC μPD481850 [40][41]칩을 사용한 소니의 플레이스테이션(PS) 비디오 게임 콘솔입니다.

그래픽스 더블 데이터 레이트 SDRAM(GDDR SDRAM)

그래픽스 더블 데이터 레이트 SDRAM(GDDR SDRAM)은 그래픽스 처리 장치(GPU)의 메인 메모리로 사용하도록 설계된 특수한 DDR SDRAM의 일종으로, GDDR SDRAM은 코어 테크놀로지를 공유하고 있지만, DDR3등의 범용 DDR SDRAM과는 다릅니다.DRAM 코어 인터페이스와 I/O 인터페이스 모두에서 클럭 주파수가 높아 GPU에 더 큰 메모리 대역폭을 제공하는 것이 주된 특징입니다.2018년 현재 GDDR에는 GDDR2, GDDR3, GDDR4, GDDR5, GDDR5X, GDDR6의 6세대가 있습니다.

GDDR은 처음에는 DDR SGRAM으로 알려져 있었습니다.1998년 [8]삼성전자16Mbit[6] 메모리 칩으로 상업적으로 선보였다.

고대역폭 메모리(HBM)

고대역폭 메모리(HBM)는 삼성, AMD, SK하이닉스의 3D 스택 SDRAM용 고성능 RAM 인터페이스입니다.고성능 그래픽 액셀러레이터 및 네트워크 디바이스와 [42]함께 사용하도록 설계되었습니다.첫 HBM 메모리 칩은 [43]2013년 SK하이닉스가 생산했다.

타임라인

SDRAM

Synchronous Dynamic Random-Access Memory(SDRAM)
도입일 칩명 용량(비트)[6] SDRAM 타입 제조원 과정 모스펫 지역 Ref
1992 KM48SL2000 16 Mbit SDR 삼성 ? CMOS ? [4][3]
1996 MSM5718C50 18 Mbit RDRAM 오키 ? CMOS 325mm2 [44]
N64 RDRAM 36 Mbit RDRAM NEC ? CMOS ? [45]
? 1024 Mbit SDR 미쓰비시 150 nm CMOS ? [46]
1997 ? 1024 Mbit SDR 현대 ? SOI ? [10]
1998 MD5764802 64 Mbit RDRAM 오키 ? CMOS 325mm2 [44]
1998년 3월 다이렉트 RDRAM 72 Mbit RDRAM 램버스 ? CMOS ? [47]
1998년 6월 ? 64 Mbit DDR 삼성 ? CMOS ? [8][7][9]
1998 ? 64 Mbit DDR 현대 ? CMOS ? [10]
128 Mbit SDR 삼성 ? CMOS ? [48][7]
1999 ? 128 Mbit DDR 삼성 ? CMOS ? [7]
1024 Mbit DDR 삼성 140 nm CMOS ? [46]
2000 GS eDRAM 32 Mbit eDRAM 소니, 도시바 180 nm CMOS 279mm2 [49]
2001 ? 288 Mbit RDRAM 하이닉스 ? CMOS ? [50]
? DDR2 삼성 100 nm CMOS ? [9][46]
2002 ? 256 Mbit SDR 하이닉스 ? CMOS ? [50]
2003 EE+GS eDRAM 32 Mbit eDRAM 소니, 도시바 90 nm CMOS 86 mm2 [49]
? 72 Mbit DDR3 삼성 90 nm CMOS ? [51]
512 Mbit DDR2 하이닉스 ? CMOS ? [50]
엘피다 110 nm CMOS ? [52]
1024 Mbit DDR2 하이닉스 ? CMOS ? [50]
2004 ? 2048 Mbit DDR2 삼성 80 nm CMOS ? [53]
2005 EE+GS eDRAM 32 Mbit eDRAM 소니, 도시바 65 nm CMOS 86 mm2 [54]
Xenos eDRAM 80 Mbit eDRAM NEC 90 nm CMOS ? [55]
? 512 Mbit DDR3 삼성 80 nm CMOS ? [9][56]
2006 ? 1024 Mbit DDR2 하이닉스 60 nm CMOS ? [50]
2008 ? ? LPDDR2 하이닉스 ?
2008년 4월 ? 8192 Mbit DDR3 삼성 50 nm CMOS ? [57]
2008 ? 16384 Mbit DDR3 삼성 50 nm CMOS ?
2009 ? ? DDR3 하이닉스 44 nm CMOS ? [50]
2048 Mbit DDR3 하이닉스 40 nm
2011 ? 16384 Mbit DDR3 하이닉스 40 nm CMOS ? [43]
2048 Mbit DDR4 하이닉스 30 nm CMOS ? [43]
2013 ? ? LPDDR4 삼성 20 nm CMOS ? [43]
2014 ? 8192 Mbit LPDDR4 삼성 20 nm CMOS ? [58]
2015 ? 12 기가비트 LPDDR4 삼성 20 nm CMOS ? [48]
2018 ? 8192 Mbit LPDDR5 삼성 10 nm 핀펫 ? [59]
128 기가비트 DDR4 삼성 10 nm 핀펫 ? [60]

SGRAM 및 HBM

동기 그래픽스 랜덤 액세스 메모리(SGRAM) 및 고대역폭 메모리(HBM)
도입일 칩명 용량(비트)[6] SDRAM 타입 제조원 과정 모스펫 지역 Ref
1994년 11월 HM5283206 8 Mbit SGRAM(SDR) 히타치 350 nm CMOS 58 mm2 [38][61]
1994년 12월 μPD481850 8 Mbit SGRAM(SDR) NEC ? CMOS 280 mm2 [39][41]
1997 μPD4811650 16 Mbit SGRAM(SDR) NEC 350 nm CMOS 280 mm2 [62][63]
1998년 9월 ? 16 Mbit SGRAM(GDDR) 삼성 ? CMOS ? [8]
1999 KM4132G112 32 Mbit SGRAM(SDR) 삼성 ? CMOS ? [64]
2002 ? 128 Mbit SGRAM(GDDR2) 삼성 ? CMOS ? [65]
2003 ? 256 Mbit SGRAM(GDDR2) 삼성 ? CMOS ? [65]
SGRAM(GDDR3)
2005년 3월 K4D553238F 256 Mbit SGRAM(GDDR) 삼성 ? CMOS 77 mm2 [66]
2005년 10월 ? 256 Mbit SGRAM(GDDR4) 삼성 ? CMOS ? [67]
2005 ? 512 Mbit SGRAM(GDDR4) 하이닉스 ? CMOS ? [50]
2007 ? 1024 Mbit SGRAM(GDDR5) 하이닉스 60 nm
2009 ? 2048 Mbit SGRAM(GDDR5) 하이닉스 40 nm
2010 K4W1G1646G 1024 Mbit SGRAM(GDDR3) 삼성 ? CMOS 100 mm2 [68]
2012 ? 4096 Mbit SGRAM(GDDR3) SK하이닉스 ? CMOS ? [43]
2013 ? ? HBM
2016년 3월 MT58K256M32JA 8 기가비트 SGRAM(GDDR5X) 마이크론 20 nm CMOS 140 mm2 [69]
2016년 6월 ? 32 기가비트 HBM2 삼성 20 nm CMOS ? [70][71]
2017 ? 64 기가비트 HBM2 삼성 20 nm CMOS ? [70]
2018년 1월 K4ZAF325BM 16 기가비트 SGRAM(GDDR6) 삼성 10 nm 핀펫 225 mm2 [72][73][74]

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메모들

레퍼런스

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외부 링크