LPDDR
LPDDR
Low-Power Double Data Rate(LPDDR; 저전력 더블 데이터 레이트)는 LPDDR SDRAM이라고도 불리는 동기식 다이내믹랜덤 액세스메모리의 일종으로 소비전력이 적어 모바일컴퓨터나 휴대전화 등의 디바이스를 대상으로 하고 있습니다.구형 모델은 모바일 DDR이라고도 하며 mDDR이라고도 합니다.
최신 LPDDR SDRAM은 DDR SDRAM과는 구별되며 다양한 [1]차이점을 가지고 있어 모바일 애플리케이션에 더욱 적합합니다.LPDDR 테크놀로지 규격은 DDR 규격과는 독립적으로 개발되고 있습니다.예를 들어 DDR5 SDRAM보다 앞서 LPDDR4X 및 LPDDR5가 구현되어 DDR4 SDRAM보다 훨씬 높은 데이터 레이트를 제공합니다.
버스 폭
| LPDDR | 1 | 1E | 2 | 2E | 3 | 3E | 4 | 4배 | 5 | 5배 |
|---|---|---|---|---|---|---|---|---|---|---|
| 최대 밀도 | 32비트 | 64비트 | 64비트 | 32비트 | 32비트 | |||||
| Memory array clock (MHz) | 200 | 266.7 | 200 | 266.7 | 200 | 266.7 | 200 | 266.7 | 400 | 533 |
| 프리페치 크기 | 2n | 4n | 8n | 16n | ||||||
| 메모리 밀도 | 64 Mb 8 Gb | 1 Gb 32 Gb | 4 Gb 32 Gb | 4 Gb 32 Gb | ||||||
| I/O 버스 클럭 주파수(MHz) | 200 | 266.7 | 400 | 533.3 | 800 | 1067 | 1600 | 2133 | 3200 | 4267 |
| 데이터 전송 속도(DDR)(MT/s)[a] | 400 | 533.3 | 800 | 1067 | 1600 | 2133 | 3200 | 4267 | 6400 | 8533 |
| 전원 전압 | 1.8 V | 1.2, 1.8 V | 1.2, 1.8 V | 1.1, 1.8 V | 0.6, 1.1, 1.8 V | 0.5, 1.05, 1.8 V | 0.5, 1.05, 1.8 V | |||
| 명령/주소 버스 | 19비트, SDR | 10 비트, DDR | 6 비트, SDR | 7비트, DDR | ||||||
스탠다드 SDRAM과는 대조적으로 LPDDR은 보통 64비트의 와이드 메모리 버스를 통해 접속됩니다.[2]
"E" 버전은 향상된 사양 버전을 표시합니다.최대 266.7MHz의 메모리 어레이를 오버클럭하여 33%의 퍼포먼스를 실현합니다.이러한 높은 주파수를 구현하는 메모리 모듈은 Apple MacBooks 및 게임용 노트북에 사용됩니다.
표준 SDRAM과 마찬가지로 대부분의 세대는 내부 페치 크기와 외부 전송 속도를 2배로 높입니다(DDR4 및 LPDDR5는 예외입니다).
세대
LPDDR (1)
원래의 저전력 DDR(LPDDR1)은 DDR SDRAM의 약간 변경된 형태로 전체적인 소비전력을 줄이기 위해 몇 가지 변경을 가합니다.
가장 중요한 것은 전원 전압이 2.5V에서 1.8V로 감소한다는 것입니다.온도 보정 갱신(저온에서는 DRAM의 갱신이 적게 필요), 부분적인 어레이 셀프 리프레시 및 모든 메모리 내용을 희생하는 "딥 파워 다운" 모드를 통해 추가적인 절감 효과가 있습니다.또한 칩은 크기가 작아 모바일 이외의 칩보다 보드 공간을 적게 사용합니다.삼성과 마이크론은 아이폰 3GS, 오리지널 아이패드, 삼성 갤럭시 탭 7.0, 모토로라 드로이드 [3]X와 같은 태블릿과 전화 기기에 사용되는 이 기술의 두 가지 주요 제공업체이다.
LPDDR2
2009년, 표준 그룹 JEDEC는 JESD209-2를 발표했습니다.이것에 의해, 저전력 DDR 인터페이스가 [4][5]극적으로 개정되었습니다.DDR1 또는 DDR2 SDRAM과 호환되지 않지만 다음 중 하나에 대응합니다.
- LPDDR2-S2: 2n 프리페치 메모리 (DDR1 등),
- LPDDR2-S4: 4n 프리페치 메모리(DDR2 등) 또는
- LPDDR2-N: 비휘발성(낸드플래시) 메모리.
저전력 상태는 기본적인 LPDDR과 비슷하며 일부 어레이의 부분적인 갱신 옵션이 추가되어 있습니다.
타이밍 파라미터는 LPDDR-200 ~LPDDR-1066(클럭 주파수 100 ~533MHz)에 대해 지정합니다.
1.2V로 동작하는 LPDDR2는 제어선과 주소선을 10비트 더블 데이터 레이트 CA 버스에 다중화합니다.명령어는 프리차지 및 버스트 종료 opcode의 재할당을 제외하고 일반 SDRAM 명령어와 유사합니다.
| CK | CA0 (RAS) | CA1 (CAS) | CA2 (우리) | CA3 | CA4 | CA5 | CA6 | CA7 | CA8 | CA9 | 작동 | ||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| ↗ | H | H | H | — | NOP | ||||||||
| ↘ | — | ||||||||||||
| ↗ | H | H | L | H | H | — | 모든 은행 선불 | ||||||
| ↘ | — | ||||||||||||
| ↗ | H | H | L | H | L | — | BA0 | BA1 | BA2 | 1개의 뱅크를 프리차지하다 | |||
| ↘ | — | ||||||||||||
| ↗ | H | H | L | H | A30 | A31 | A32 | BA0 | BA1 | BA2 | 프리액티브 (LPDDR2-N 한정) | ||
| ↘ | A20 | A21 | A22 | A23 | A24 | A25 | A26 | A27 | A28 | A29 | |||
| ↗ | H | H | L | L | — | 버스트 터미 | |||||||
| ↘ | — | ||||||||||||
| ↗ | H | L | H | 예약되어 있다 | C1 | C2 | BA0 | BA1 | BA2 | 읽어주세요 (AP=자동 프리차지) | |||
| ↘ | 액세스 포인트 | C3 | C4 | C5 | C6 | C7 | C8 | C9 | C10 | C11 | |||
| ↗ | H | L | L | 예약되어 있다 | C1 | C2 | BA0 | BA1 | BA2 | 기입하다 (AP=자동 프리차지) | |||
| ↘ | 액세스 포인트 | C3 | C4 | C5 | C6 | C7 | C8 | C9 | C10 | C11 | |||
| ↗ | L | H | R8 | R9 | R10 | R11 | R12 | BA0 | BA1 | BA2 | 작동시키다 (R0~14=행 주소) | ||
| ↘ | R0 | R1 | R2 | R3 | R4 | R5 | R6 | R7 | R13 | R14 | |||
| ↗ | L | H | A15 | A16 | A17 | A18 | A19 | BA0 | BA1 | BA2 | 작동시키다 (LPDDR2-N 한정) | ||
| ↘ | 답 5 | A6 | A7 | A8 | A9 | A10 | A11 | A12 | A13 | A14 | |||
| ↗ | L | L | H | H | — | 모든 은행 갱신 (LPDDR2-Sx 한정) | |||||||
| ↘ | — | ||||||||||||
| ↗ | L | L | H | L | — | 1개의 뱅크를 갱신하다 (라운드 로빈 어드레싱) | |||||||
| ↘ | — | ||||||||||||
| ↗ | L | L | L | H | MA0 | MA1 | MA2 | MA3 | MA4 | MA5 | 모드 레지스터 읽기 (MA0~7=주소) | ||
| ↘ | MA6 | MA7 | — | ||||||||||
| ↗ | L | L | L | L | MA0 | MA1 | MA2 | MA3 | MA4 | MA5 | 모드 레지스터 쓰기 (OP0~7=데이터) | ||
| ↘ | MA6 | MA7 | OP0 | OP1 | OP2 | OP3 | OP4 | OP5 | OP6 | OP7 | |||
열 주소 비트 C0은 전송되지 않으며 0으로 간주됩니다.따라서 버스트 전송은 항상 짝수 주소에서 시작됩니다.
LPDDR2에는 액티브-로우 칩 셀렉트(하이일 경우 모든 것이 NOP)와 클럭 활성화 CKE 신호도 있어 SDRAM과 같이 동작합니다.또, SDRAM 와 같이, CKE 가 최초로 드롭 되는 사이클로 송신되는 커맨드에 의해서, 전원 절단 상태가 선택됩니다.
- 칩이 활성화되면 제자리에 고정됩니다.
- 명령어가 NOP(CS low 또는 CA0-2 = HHH)인 경우 칩은 아이돌 상태가 됩니다.
- 이 명령어가 refresh 명령어(CA0 – 2 = LLH)인 경우 칩은 자가 인식 상태가 됩니다.
- 명령어가 버스트 터미네이션(CA0–2 = HHL)인 경우 칩은 딥 파워다운 상태가 됩니다.(퇴출 시 완전 리셋 시퀀스가 필요합니다.)
모드 레지스터는 기존의 SDRAM에 비해 크게 확장되어 있으며, 8비트 주소 공간 및 읽기 기능을 갖추고 있습니다.시리얼 존재 검출 EEPROM보다 작지만 EEPROM의 필요성을 없애기에 충분한 정보가 포함되어 있습니다.
4기가비트 미만의 S2 디바이스와 1기가비트 미만의 S4 디바이스에는 뱅크가 4개밖에 없습니다.BA2 신호는 무시되며 뱅크 단위의 리프레시는 지원되지 않습니다.
비휘발성 메모리 디바이스는 refresh 명령을 사용하지 않고 프리차지 명령을 재할당하여 주소 비트 A20 이상을 전송합니다.하위 비트(A19 이하)는 다음 Activate 명령에 의해 전송됩니다.그러면 메모리 배열에서 선택한 행이 읽기 명령으로 읽을 수 있는 4 또는 8(BA 비트에 의해 선택됨) 행 데이터 버퍼 중 하나로 전송됩니다.DRAM과 달리 뱅크주소 비트는 메모리주소의 일부가 아닙니다.모든 주소는 임의의 행 데이터 버퍼로 전송할 수 있습니다.행 데이터 버퍼의 길이는 메모리의 종류에 따라 32 ~4096 바이트가 될 수 있습니다.32바이트보다 큰 행은 Activate 명령의 하위 주소 비트를 무시합니다.4096바이트보다 작은 행은 읽기 명령의 상위 주소 비트를 무시합니다.
비휘발성 메모리는 행 데이터 버퍼에 대한 쓰기 명령을 지원하지 않습니다.오히려, 특수 주소 영역의 일련의 제어 레지스터는 메모리 어레이를 지우고 프로그래밍하는 데 사용할 수 있는 읽기 및 쓰기 명령을 지원합니다.
LPDDR3
2012년 5월 JEDEC은 JESD209-3 저전력 메모리 장치 [6][7][8]표준을 발표했습니다.LPDDR2에 비해 LPDDR3은 데이터 레이트가 높고 대역폭과 전력 효율이 높으며 메모리 밀도가 높아집니다.LPDDR3는 1600 MT/s의 데이터 레이트를 실현해, 기입 레벨링과 커맨드/주소 트레이닝,[9] 옵션의 온다이 터미네이션(ODT), 저I/O 캐패시턴스 등, 주요한 신기술을 채용하고 있습니다.LPDDR3는 Package-on-Package(PoP; 패키지 온 패키지)와 개별 패키지 유형을 모두 지원합니다.
명령어 인코딩은 10비트 더블 데이터 레이트 CA [7]버스를 사용하는 LPDDR2와 동일합니다.단, 표준에서는 8n 프리페치 DRAM만 지정되며 flash memory 명령어는 포함되지 않습니다.
LPDDR3를 사용하는 제품에는 2013년식 MacBook Air, iPhone 5S, iPhone 6, Nexus 10, Samsung Galaxy S4(GT-I9500) 및 Microsoft Surface Pro [10]3가 포함됩니다. LPDDR3는 2013년에 800MHz DDR(1600MT/s)의 대역폭을 제공하면서 주류를 이루었습니다.이 대역폭을 실현하려면 컨트롤러가 듀얼 채널메모리를 실장할 필요가 있습니다.예를 들어 Exynos 5 Dual과[12] Octa가 [13]이에 해당합니다.
LPDDR3e라고 하는 「확장」버전의 사양에서는, 데이터 레이트가 2133 MT/s 로 증가합니다.삼성전자는 최대 2133MT/s로 데이터 전송이 가능한 4기가비트 20nm급 LPDDR3 모듈을 처음 선보여 800MT/[14]s에 불과한 구형 LPDDR2보다 성능이 두 배 이상 향상됐다.800MHz LPDDR3 RAM도 다양한 제조사의 다양한 SoC가 네이티브로 지원합니다.예를 들어 퀄컴의[15] SnapDragon 600 및 800뿐만 아니라 Exynos 및 Allwinner 시리즈의 SoC도 있습니다.
LPDDR4
2012년 3월 14일, JEDEC은 향후 모바일 기기 요구사항이 LPDDR4와 같은 향후 표준을 어떻게 추진할 것인지를 검토하기 위한 컨퍼런스를 개최하였습니다.[16]2013년 12월 30일, 삼성은 3,200 MT/s로 데이터를 전송할 수 있는 최초의 20nm급 8기가비트(1GB) LPDDR4를 개발했다고 발표했습니다. 따라서 가장 빠른 LPDDR3보다 50% 더 높은 성능을 제공하고 1.1V에서 [17][18]약 40% 더 적은 에너지를 소비합니다.
2014년 8월 25일 JEDEC은 JESD209-4 LPDDR4 저전력 메모리 장치 [19][20]표준을 발표했습니다.
중요한 변경 사항은 다음과 같습니다.
- 인터페이스 속도의 배증 및 그에 따른 수많은 전기적 변화(I/O 표준에서 저전압 스윙 종단 로직(LVSTL)으로의 변경 포함)
- 내부 프리페치 크기 및 최소 전송 크기 2배 증가
- 10비트 DDR 명령어/주소 버스에서6비트 SDR 버스로 변경
- 32비트 와이드 버스 1대에서 독립된 16비트 와이드 버스 2대로 변경
- 셀프 리프레시는 CKE 회선에 의해 제어되는 것이 아니라 전용 명령어로 유효하게 됩니다.
표준에서는 2개의 독립된 16비트액세스 채널을 포함한 SDRAM 패키지를 정의하고 있습니다.각 채널은 패키지당 최대 2개의 다이(die)각 채널의 폭은 16비트이며 자체 제어/주소 핀이 있으며 8개의 DRAM 뱅크에 액세스할 수 있습니다.따라서, 패키지는 다음의 3개의 방법으로 접속할 수 있습니다.
- 16비트 데이터 버스와 병렬로 연결된 데이터 라인과 컨트롤은 채널별로 독립적으로 연결된 칩만 선택됩니다.
- 32비트 와이드 데이터 버스의 2개의 반쪽과 칩 셀렉트를 포함한 병렬 제어선.
- 2개의 독립된 16비트 와이드 데이터 버스
각 다이는 각 채널에 절반씩 4, 6, 8, 12 또는 16기가비트의 메모리를 제공합니다.따라서 각 뱅크는 디바이스 크기의 16분의 1입니다.이는 16384비트(2048바이트) 행의 적절한 수(16K~64K)로 구성됩니다.24 기가비트 및 32 기가비트로의 확장이 예정되어 있습니다만, 행의 수, 폭, 뱅크 수를 늘리는 것에 의해서 확장이 이루어질지는 아직 정해지지 않았습니다.
두 배 폭(4채널)과 채널 쌍당 최대 4개의 다이(패키지당 총 8개의 다이)를 제공하는 더 큰 패키지도 정의됩니다.
데이터는, 16 또는 32 의 전송(256 또는 512 비트, 32 또는 64 바이트, 8 또는 16 사이클 DDR)의 버스트에 액세스 됩니다.버스트는 64비트 경계에서 시작해야 합니다.
클럭 주파수가 높고 최소 버스트 길이가 이전 표준보다 길기 때문에 명령어/주소 버스가 병목 현상이 되지 않고 제어 신호를 고도로 다중화할 수 있습니다.LPDDR4는 제어 회선과 주소 회선을 6비트 단일 데이터 레이트 CA 버스에 다중화합니다.명령에는 2개의 클럭 사이클이 필요하며 주소를 인코딩하는 작업(예: activate row, read 또는 write column)에는 2개의 명령이 필요합니다.예를 들어 유휴 칩에서 읽기를 요청하려면 8 클럭 사이클을 수행하는 4개의 명령이 필요합니다.액티브-1, 액티브-2, 리드, CAS-2.
칩 셀렉트 라인(CS)은 액티브하이입니다명령어의 첫 번째 사이클은 칩 선택이 높음으로 식별되며 두 번째 사이클에서는 낮습니다.
| 첫 번째 사이클(CS=H) | 두 번째 사이클(CS=L) | 작동 | ||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| CA5 | CA4 | CA3 | CA2 | CA1 | CA0 | CA5 | CA4 | CA3 | CA2 | CA1 | CA0 | |||
| L | L | L | L | L | L | — | 조작 없음 | |||||||
| H | L | L | L | L | L | 0 | OP4 | OP3 | OP2 | OP1 | 1 | 다목적 명령어 | ||
| AB | H | L | L | L | L | — | BA2 | BA1 | BA0 | 프리차지(AB=모든 뱅크) | ||||
| AB | L | H | L | L | L | — | BA2 | BA1 | BA0 | 새로 고침(AB=모든 뱅크) | ||||
| — | H | H | L | L | L | — | 셀프 리프레시 | |||||||
| BL | L | L | H | L | L | 액세스 포인트 | C9 | — | BA2 | BA1 | BA0 | 쓰기 1(+CAS-2) | ||
| — | H | L | H | L | L | — | 셀프 리프레시 종료 | |||||||
| 0 | L | H | H | L | L | 액세스 포인트 | C9 | — | BA2 | BA1 | BA0 | 마스크 쓰기 1(+CAS-2) | ||
| — | H | H | H | L | L | — | (표준) | |||||||
| BL | L | L | L | H | L | 액세스 포인트 | C9 | — | BA2 | BA1 | BA0 | Read-1(+CAS-2) | ||
| C8 | H | L | L | H | L | C7 | C6 | C5 | C4 | C3 | C2 | CAS-2 | ||
| — | H | L | H | L | — | (표준) | ||||||||
| OP7 | L | L | H | H | L | MA5 | MA4 | MA3 | MA2 | MA1 | MA0 | 모드 레지스터 쓰기-1 및 -2 MA=주소, OP=데이터 | ||
| OP6 | H | L | H | H | L | OP5 | OP4 | OP3 | OP2 | OP1 | OP0 | |||
| — | L | H | H | H | L | MA5 | MA4 | MA3 | MA2 | MA1 | MA0 | 모드 레지스터 읽기(+CAS-2) | ||
| — | H | H | H | H | L | — | (표준) | |||||||
| R15 | R14 | R13 | R12 | L | H | R11 | R10 | R16 | BA2 | BA1 | BA0 | 활성화-1 및 -2 | ||
| R9 | R8 | R7 | R6 | H | H | R5 | R4 | R3 | R2 | R1 | R0 | |||
CAS-2 명령어는 데이터 버스를 통해 전송을 실행하는 모든 명령어의 후반부로 사용되며 하위 컬럼주소 비트를 제공합니다.
- 읽기 명령어는 4의 배수인 열 주소로 시작해야 합니다.제로가 아닌 C0 또는 C1 주소 비트를 메모리에 통신하는 프로비저닝은 없습니다.
- write 명령어는 16의 배수인 열 주소로 시작해야 합니다.write 명령어의 경우 C2와 C3은 0이어야 합니다.
- 모드 레지스터 읽기 및 일부 다목적 명령어 뒤에 CAS-2 명령어가 와야 하는데 모든 컬럼비트가 0(낮음)이어야 합니다.
버스트 길이는 16, 32 또는 읽기 및 쓰기 동작의 BL 비트에 의해 동적으로 선택되도록 설정할 수 있습니다.
각 8개의 데이터 라인에 1개의 DMI(데이터 마스크/반전) 신호가 관련지어지며, 데이터 전송 중에 하이로 구동되는 비트 수를 최소화하는 데 사용할 수 있습니다.하이일 경우, 다른 8비트는 송신기와 수신기의 양쪽 모두에 의해 보완됩니다.바이트에 5비트 이상의 1비트가 포함되어 있는 경우 DMI 신호는 3개 이하의 데이터 라인과 함께 하이로 구동할 수 있습니다.신호선이 로우로 종단되므로 소비전력이 감소합니다.
(각 전송의 온이 되는 데이터 회선의 수를 최대 4로 제한하기 위해서 DMI 를 사용하는 대체 용도는, 크로스 토크를 최소한으로 억제합니다.이것은 메모리 컨트롤러가 쓰기 중에 사용할 수 있지만 메모리 디바이스에서는 지원되지 않습니다.)
읽기 및 쓰기에 대해 데이터 버스 반전을 개별적으로 활성화할 수 있습니다.마스킹된 쓰기(별도의 명령 코드가 있음)의 경우 DMI 신호의 작동은 쓰기 반전이 활성화되었는지 여부에 따라 달라집니다.
- 쓰기 시 DBI가 비활성화되어 있는 경우 DMI의 상위 레벨은 해당 데이터 바이트가 무시되고 쓰기되지 않음을 나타냅니다.
- 쓰기 시 DBI가 활성화된 경우 DMI의 로우 레벨이 5비트 이상의 데이터 바이트와 결합되어 무시되고 쓰기되지 않는 데이터 바이트를 나타냅니다.
LPDDR4에는 인접 행의 "열 해머"로 인한 손상을 방지하기 위한 "타깃 행 새로 고침" 메커니즘도 포함되어 있습니다.3개의 활성화/프리차지 시퀀스로 이루어진 특별한 시퀀스는 디바이스 지정 임계값(리프레시 사이클당 200,000 ~700,000)보다 더 자주 활성화되는 행을 지정합니다.내부적으로 디바이스는 activate [21][20]: 153–54 명령어로 지정된 행이 아닌 물리적으로 인접한 행을 새로 고칩니다.
LPDDR4X
LPDDR4X는 [22]: 11 LPDDR4와 동일하지만 2017년 1월 9일 1.1V에서 0.6V로 I/O전압(Vddq)을 줄여 추가 전력을 절약할 수 있다는 점을 제외하면 LPDDR4와 동일하다.JEDEC은 2017년 [25]3월 8일에 LPDDR4X 표준을 발표했습니다.저전압 이외에도 소규모 애플리케이션용 싱글 채널 다이 옵션, 새로운 MCP, PoP 및 IoT 패키지, 최고 4266 MT/s 속도 등급에 대한 추가 정의 및 타이밍 개선 등이 있습니다.
LPDDR5
2019년 2월 19일, JEDEC은 JESD209-5, 저전력 이중 데이터 전송 속도 5(LPDDR5)[26]를 발표했습니다.
삼성은 2018년 7월 LPDDR5 칩 시제품을 제작했다고 발표했다.LPDDR5 에서는,[27] 다음의 변경이 도입되고 있습니다.
- 데이터 전송 속도가 6400 Mbit/s로 향상되었습니다.
- 차동 클럭이 사용됩니다.
- 프리페치는 다시 두 번 반복되지 않고 16n으로 유지됩니다.
- 은행 수가 16개로 증가하여 DDR4와 유사한 4개의 은행 그룹으로 나뉩니다.
- 전력 절약 향상:[26]
- 데이터 전송을 줄이기 위한 Data-Copy 및 Write-X(모두 0 또는 모두 0) 명령어
- 동적 주파수 및 전압 스케일링
- WCK & Read Strobe (RDQS)[26]라고 불리는 새로운 크로킹 아키텍처
AMD 반 고흐, 인텔 타이거 레이크, 애플 실리콘, 화웨이 기린 9000, 스냅드래곤 888 메모리 컨트롤러는 LPDDR5를 지원합니다.
LPDDR5X
2021년 7월 28일 JEDEC은 다음과 같은 변경 사항을 적용한 JESD209-5B, 저전력 이중 데이터 전송 속도 5X(LPDDR5X)[28]를 발표했습니다.
- 최대 8533 Mbit/s의 속도 확장
- TX/RX 이퀄라이제이션에 의한 신호 무결성 향상
- 새로운 Adaptive Refresh Management 기능을 통한 신뢰성 향상
- 프리페치는 16n에서 LPDDR5와 동일합니다.
2021년 11월 9일 삼성은 업계 최초로 LPDDR5x D램을 개발했다고 발표했다.삼성의 구현에는 14nm 프로세스 노드에서 16기가비트(2GB) 다이와 단일 패키지에 최대 32개의 다이(64GB)가 포함된 모듈이 포함됩니다.동사에 의하면, 새로운 모듈은 LPDDR5보다 소비 전력이 20% 적게 됩니다.[29]안드레이 프루무사누(Andrei Frumusanu)에 따르면 2023세대 디바이스는 [30]SoC 등의 LPDDR5X가 예상됐다.
2021년 11월 19일, 마이크론은 자사의 LPDDR5X D램을 Medietk의 [31]Dimensity 9000 5G SoC용으로 검증했다고 발표했습니다.
메모들
- ^ 마찬가지로 Mbit/s/pin.
레퍼런스
- ^ "When is LPDDR3 not LPDDR3? When it's DDR3L…". Committed to Memory blog. Retrieved 16 July 2021.
- ^ "LPDDR". Texas Instruments wiki. Retrieved 10 March 2015.
- ^ Anandtech 삼성 갤럭시 탭 - The AnandTech Review, 2010년 12월 23일
- ^ a b JEDEC Standard: Low Power Double Data Rate 2 (LPDDR2) (PDF), JEDEC Solid State Technology Association, February 2010, retrieved 30 December 2010
- ^ "JEDEC Announces Publication of LPDDR2 Standard for Low Power Memory Devices". Press release. 2 April 2009. Retrieved 28 November 2021.
- ^ JEDEC, 저전력 메모리 칩용 LPDDR3 규격 발표 2012년 5월 20일 Solid State Technology 매거진 Wayback Machine에서 아카이브
- ^ a b JESD209-3 LPDDR3 저전력 메모리 디바이스 표준, JEDEC 솔리드 스테이트 테크놀로지 어소시에이션
- ^ "JEDEC Announces Publication of LPDDR3 Standard for Low Power Memory Devices". jedec.org. Retrieved 10 March 2015.
- ^ 새로운 JEDEC LPDDR3 사양에 대한 간략한 개요를 원하십니까? EETimes는 Wayback Machine, Denali Memory Report에서 아카이브된 2013-07-28을 제공합니다.
- ^ 웨이백 머신의 삼성 갤럭시 S4 아카이브 2013-04-29 내부 칩웍스
- ^ Samsung LPDDR3 고성능 메모리로 2013, 2014년 놀라운 모바일 기기 구현 - 밝은 소식
- ^ "Samsung Exynos". samsung.com. Retrieved 10 March 2015.
- ^ 삼성, EE times에 8코어 모바일 프로세서 공개
- ^ 현재는 20nm급* 프로세스 테크놀로지, Businesswire를 사용한4기가비트 LPDDR3 모바일 DRAM을 생산하고 있습니다.
- ^ SnapDragon 800 시리즈 및 600 프로세서 공개, 퀄컴
- ^ "JEDEC to Focus on Mobile Technology in Upcoming Conference". jedec.org. Retrieved 10 March 2015.
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외부 링크
- 마이크론
- 엘피다
- 난야
- 삼성
- JEDEC 페이지: 저전력 더블 데이터 레이트 3 SDRAM (LPDDR3)
