쿼드 데이터 레이트 SRAM

Quad Data Rate SRAM

Quad Data Rate(QDR; 쿼드 데이터 레이트) SRAM은 클럭 사이클마다 최대 4단어의 데이터를 전송할 수 있는 스태틱 RAM 컴퓨터 메모리의 일종입니다.Double Data-Rate(DDR; 더블 데이터 레이트) SDRAM과 마찬가지로 QDR SRAM은 클럭 신호의 상승 에지 및 하강 에지 모두에서 데이터를 전송합니다.이 기능의 주된 목적은 DDR SRAM에서 발생하는 버스 턴어라운드 사이클로 인한 대역폭 손실 없이 높은 클럭 주파수로 읽기 및 쓰기를 실행할 수 있도록 하는 것입니다.QDR SRAM은 2개의 클럭을 사용하여 읽기 및 쓰기 데이터 버스(별도의 I/O라고도 함)를 사용합니다.ngle 클럭과 읽기 및 쓰기 모두에 사용되는 단일 공통 데이터 버스(Common I/O라고도 함)가 있습니다.이를 통해 클럭 배선의 전파 지연으로 인한 문제를 제거할 수 있으며, 동시 읽기 및 쓰기를 착각할 수 있습니다(버스에서 볼 수 있듯이 메모리 내부에는 여전히 기존의 단일 포트가 있습니다. 운영은 파이프라인이지만 순차적입니다).

모든 데이터 I/O 신호를 고려할 때 QDR SRAM은 DDR SRAM보다 2배 빠르지 않지만 읽기 및 쓰기가 인터리브될 때 100% 효율적입니다.반면 DDR SRAM은 읽기 사이클 등 하나의 요구 유형만 지속적으로 반복할 때 가장 효율적입니다.쓰기 사이클이 읽기 사이클과 인터리브되면 데이터 경합을 피하기 위해 버스 턴어라운드용으로 1개 이상의 사이클이 손실되어 버스 효율이 저하됩니다.대부분의 SRAM 제조업체는 동일한 물리 실리콘을 사용하여 QDR과 DDR SRAM을 구축했습니다.이는 제조 후 선택(예: 퓨즈 온 칩 [citation needed]송풍)으로 구분됩니다.

QDR SRAM은 데이터 스루풋이 비용, 전력 효율 또는 밀도보다 중요한 고속 통신 및 네트워킹 애플리케이션용으로 설계되었습니다.이 기술은 마이크론과 사이프레스에 의해 개발되었고, 그 후 IDT, NEC, 삼성, 르네사스에 의해 그 뒤를 이었다.Quad Data Rate II+ 메모리는 현재 방사선 경화 환경용 Cypress Semiconductor에 의해 설계되고 있습니다.

I/O

클럭 입력

4 클럭 라인:

  • 입력 클럭:
    • K
    • K가 아님 또는 /K
  • 출력 클럭:
    • C
    • C 이외 또는 /C

입력 제어

2개의 제어선:

  • 쓰기 금지 활성화: /WPS
  • 읽지 않음 활성화: /RPS

버스

주소 버스 1개와 데이터 버스 2개:

  • 어드레스 버스
  • 버스 내 데이터
  • 데이터 출력 버스

크로킹 방식

  • 주소
    • C의 상승 에지에서 읽기 주소가 래치됨
    • K의 상승 에지에 래치된 쓰기 주소(4개의 버스트 모드에서 2개의 버스트)는 K가 아닌 상승 에지를 사용합니다.
  • 데이터.
    • 기입하다
      • /WPS가 낮은 경우
        • 데이터 입력의 데이터 워드가 K의 상승 에지에 래치됩니다.
        • 데이터 입력의 다음 데이터 워드는 /K의 상승 에지에 래치됩니다.
    • 읽어주세요
      • 판독은 2사이클 프로세스입니다.
      • /RPS가 낮은 경우
        • C의 첫 번째 상승 에지는 읽기 주소 A를 래치합니다.
        • C의 두 번째 상승 에지는 주소 A의 데이터 워드를 데이터 출력 버스에 배치합니다.
        • /C의 다음 상승 에지는 주소 A+1의 다음 데이터 워드를 데이터 출력 버스에 배치합니다.

외부 링크

  • AN4065 QDR-II, QDR-II+, DDR-II, DDR-II+ 설계 가이드