동적 랜덤 액세스 메모리

Micron Technology MT4C1024 DRAM 집적 회로의 다이 사진(1994). $2^{20}$ ${\$ 비트 $2^{20}$ 또는 128KiB에 해당하는 1메가비트 용량입니다.^[1]

동적 랜덤 액세스 메모리(Dynamic Random-Access Memory)는 메모리 셀에 각 비트의 데이터를 저장하는 랜덤 액세스 반도체 메모리의 일종으로, 일반적으로 MOS(Metal-Oxide-Semiconductor) 기술을 기반으로 하는 작은 커패시터와 트랜지스터로 구성됩니다. 대부분의 D램 메모리 셀 설계는 커패시터와 트랜지스터를 사용하지만 일부는 두 개의 트랜지스터만 사용합니다. 커패시터가 사용되는 설계에서는 커패시터를 충전하거나 방전할 수 있습니다. 이 두 가지 상태는 일반적으로 0과 1이라고 불리는 비트의 두 가지 값을 나타내기 위해 사용됩니다. 커패시터의 전하가 점차 누출됩니다. 간섭하지 않으면 커패시터의 데이터가 곧 손실됩니다. 이를 방지하기 위해 DRAM에는 커패시터의 데이터를 주기적으로 다시 기록하여 원래 충전 상태로 복원하는 외장 메모리 리프레시 회로가 필요합니다. 이 새로 고침 프로세스는 데이터를 새로 고칠 필요가 없는 정적 랜덤 액세스 메모리(SRAM)와 대조적으로 동적 랜덤 액세스 메모리의 정의적 특성입니다. 플래시 메모리와 달리 DRAM은 전원이 제거되면 데이터가 빠르게 손실되기 때문에 휘발성 메모리(vs. 비휘발성 메모리)입니다. 그러나 DRAM은 제한된 데이터 잔량을 보여줍니다.

일반적으로 D램은 집적 회로 칩의 형태를 취하며, 이 칩은 수십 억 개의 D램 메모리 셀로 구성될 수 있습니다. D램 칩은 저가, 고용량의 컴퓨터 메모리가 필요한 디지털 전자제품에 널리 사용되고 있습니다. DRAM의 가장 큰 응용 프로그램 중 하나는 현대 컴퓨터와 그래픽 카드의 메인 메모리("RAM")입니다(여기서 "메인 메모리"는 그래픽 메모리라고 불립니다). 또한 많은 휴대용 장치와 비디오 게임 콘솔에 사용됩니다. 반면, 프로세서의 캐시 메모리와 같이 비용과 크기보다 속도가 더 중요한 경우에는 DRAM보다 빠르고 비용이 많이 드는 SRAM이 일반적으로 사용됩니다.

DRAM을 새로고침해야 하는 필요성은 SRAM보다 더 복잡한 회로와 타이밍을 요구합니다. 이는 SRAM의 트랜지스터가 4개 또는 6개인 것에 비해 비트당 1개의 트랜지스터와 커패시터만 필요하다는 DRAM 메모리 셀의 구조적 단순성에 의해 상쇄됩니다. 이를 통해 DRAM은 비트당 비용을 동시에 절감하면서 매우 높은 밀도에 도달할 수 있습니다. 데이터를 새로 고치면 전력이 소모되고 전체 전력 소비를 관리하는 데 다양한 기술이 사용됩니다.

D램은 2017년 비트당 가격이 47% 상승해 1988년 45% 급등 이후 30년 만에 가장 큰 폭으로 뛰었고, 최근에는 가격이 계속 낮아지고 있습니다.^[3] 2018년 D램 시장의 핵심 특징은 현재 마이크론테크놀로지, SK하이닉스, 삼성전자 등 3개 주요 협력사만 '역량을 상당히 옥죄고 있다'는 점입니다.^[4] 키옥시아(이전에는 2017년 분사 후 도시바 메모리 코퍼레이션)도 있습니다. Kingston Technology와 같은 DIMM(D램 칩은 제외)을 제조 및 판매하는 다른 제조업체와 Viking Technology와 같이 적층형 D램(exascale에서 가장 빠른 슈퍼컴퓨터 사용)을 판매하는 일부 제조업체가 있습니다. 다른 회사들은 후지쯔를 CPU에, AMD를 GPU에, 엔비디아를 GPU 칩에 HBM2를 탑재하여 다른 제품에 통합하여 판매하고 있습니다.

역사

제2차 세계 대전 당시 블레츨리 공원에서 사용된 암호 분석 기계 코드명 '아쿼리우스'에는 유선으로 연결된 동적 메모리가 내장되어 있었습니다. 종이 테이프를 읽고 그 위에 등장하는 인물들을 역동적인 상점에서 기억했습니다. 매장에서는 충전되거나 충전되지 않은 대규모 캐패시터 뱅크, 크로스(1)를 나타내는 충전 캐패시터 및 충전되지 않은 캐패시터 도트(0)를 사용했습니다. 전하가 점차 누출되었기 때문에, 주기적인 펄스가 여전히 충전된 것을 보충하기 위해 적용되었습니다(따라서 '동적'^[5]이라는 용어)."

도시바는 1965년 11월 선보인 전자계산기 '토스칼' BC-1411용 동적램을 개발해 선보였는데,^[6]^[7] 이산형 양극성 메모리 셀로 만든 용량성 D램(180비트) 형태를 사용했습니다.^[6]^[8]

1967년 도시바의 요시마루 토모히사와 코미카와 히로시는 일본의 초기 출원으로 인해 1966년 5월에 우선 순위를 두고 이 개념의 미국 특허를 출원했습니다.^[9]

위에서 언급한 초기 형태의 DRAM은 바이폴라 트랜지스터를 사용했습니다. 바이폴라 D램은 자기 코어 메모리에 비해 성능이 향상되었지만 당시 지배적이었던 자기 코어 메모리의 낮은 가격으로는 경쟁할 수 없었습니다.^[10] Atanasoff–Berry 컴퓨터의 드럼, Williams 튜브 및 Selectron 튜브와 같은 초기 메모리 방식에도 커패시터가 사용되었습니다. 1966년 IBM Thomas J. Watson Research Center의 Robert Dennard 박사는 MOS 메모리를 연구하고 있었고 데이터 한 비트당 6개의 MOS 트랜지스터가 필요한 SRAM의 대안을 만들기 위해 노력하고 있었습니다. 그는 MOS 기술의 특성을 조사하던 중 MOS 기술이 커패시터를 구축할 수 있다는 것과 MOS 커패시터에 전하를 저장하거나 전하를 저장하지 않는 것은 비트의 1과 0을 나타낼 수 있다는 것을 발견했고, MOS 트랜지스터는 전하를 커패시터에 기록하는 것을 제어할 수 있었습니다. 이로 인해 그는 단일 트랜지스터 MOS DRAM 메모리 셀을 개발하게 되었습니다.^[11] 그는 1967년에 특허를 출원했고, 1968년에 미국 특허 번호 3,387,286을 받았습니다.^[12] MOS 메모리는 자기 코어 메모리보다 더 높은 성능과 더 저렴하며 전력 소모가 적습니다.^[13]

MOS D램 칩은 1969년 캘리포니아 서니베일의 Advanced Memory Systems, Inc.에 의해 상용화되었습니다. 이 1024비트 칩은 허니웰, 레이시온, 왕 연구소 등에 팔렸습니다. 같은 해 허니웰은 인텔에 자신들이 개발한 3-트랜지스터 셀을 이용한 D램을 만들어 달라고 요청했습니다. 이것은 1970년 초에 인텔 1102가 되었습니다.^[14] 그러나 1102는 많은 문제가 있었고, 인텔은 허니웰과의 충돌을 피하기 위해 비밀리에 자체적으로 개선된 디자인 작업을 시작했습니다. 이것은 마스크의 다섯 번째 개정까지 낮은 수율의 초기 문제에도 불구하고 1970년 10월에 상용화된 최초의 D램인 인텔 1103이 되었습니다. 1103은 조엘 카프가 디자인하고 팻 이어하트가 배치했습니다. 그 마스크들은 바바라 마네스와 주디 가르시아에 의해 잘렸습니다.^[15]^{[original research?]} MOS 메모리는 1970년대 초에 마그네틱 코어 메모리를 제치고 지배적인 메모리 기술로 자리 잡았습니다.^[13]

행 및 열 어드레스 라인이 다중화된 최초의 DRAM은 Robert Proebsting이 설계하고 1973년에 도입된 MK40964 Kbit DRAM입니다. 이 어드레싱 방식은 동일한 어드레스 핀을 사용하여 참조되는 메모리 셀의 어드레스의 낮은 절반과 높은 절반을 수신하며 버스 사이클을 교대로 두 절반 사이에서 전환합니다. 이는 획기적인 발전으로 필요한 주소 라인 수를 절반으로 줄였고, 이를 통해 핀 수가 적은 패키지에 들어갈 수 있었습니다. 이는 메모리 크기가 증가할 때마다 증가하는 비용 이점이었습니다. MK4096은 고객 애플리케이션을 위한 매우 견고한 디자인임이 입증되었습니다. 16Kbit 밀도에서는 비용 우위가 높아졌고, 1976년에 ^[16]^[17]출시된 16Kbit Mostek MK4116 D램은 전 세계 D램 시장 점유율 75% 이상을 달성했습니다. 그러나 1980년대 초 밀도가 64Kbit로 증가하면서 모스텍을 비롯한 미국 제조업체들은 1980년대와 1990년대 미국 및 전 세계 시장을 장악한 일본 D램 제조업체들에 추월당했습니다.

1985년 초 고든 무어는 인텔이 D램을 생산하는 것을 철회하기로 결정했습니다.^[18] 1986년까지 모든 미국 칩 제조사들은 D램 생산을 중단했습니다.^[19]

컴퓨터에 사용되는 가장 일반적인 메모리 칩이 64K D램 메모리 칩이었던 1985년, 그리고 그 칩의 60% 이상이 일본 회사에 의해 생산되었을 때, 미국의 반도체 회사들은 일본 회사들이 상품 메모리 칩 사업에서 미국의 회사들을 몰아내기 위한 목적으로 수출 덤핑을 하고 있다고 비난했습니다. 64K 제품의 가격은 18개월 이내에 3.50달러에서 35센트까지 떨어졌으며, 일부 미국 회사들은 재정적으로 엄청난 결과를 초래했습니다. 1985년 12월 4일, 미국 상무부의 국제무역국은 이 제소에 찬성하는 판결을 내렸습니다.^[20]

동기식 동적 랜덤 액세스 메모리(SDRAM)는 삼성이 개발했습니다. 최초의 상용 SDRAM 칩은 삼성 KM48SL2000으로 16Mb의 용량을 ^[21]가졌으며 1992년에 선보였습니다.^[22] 최초의 상용 DDR SDRAM(double data rate SDRAM) 메모리 칩은 1998년 출시된 삼성의 64Mb DDR SDRAM 칩입니다.^[23]

이후 2001년 일본의 D램 제조사들은 한국의 D램 제조사들을 덤핑 혐의로 고발했습니다.^[24]

2002년 미국 컴퓨터 제조업체들은 D램 가격 담합 주장을 제기했습니다.

작동원리

DRAM은 일반적으로 데이터 비트당 하나의 커패시터와 트랜지스터로 구성된 전하 저장 셀의 직사각형 배열로 배열됩니다. 오른쪽 그림은 4x4 셀 매트릭스를 사용한 간단한 예를 보여줍니다. 일부 DRAM 매트릭스는 높이와 폭이 수천 개에 달하는 셀입니다.^[25]^[26]

각 행을 연결하는 긴 수평선을 워드라인이라고 합니다. 셀의 각 열은 두 개의 비트 라인으로 구성되며, 각 열은 열의 다른 모든 저장 셀에 연결됩니다(오른쪽 그림에는 이러한 중요한 세부 정보가 포함되어 있지 않습니다). 일반적으로 "+" 및 "-" 비트 라인으로 알려져 있습니다.

감지 증폭기는 기본적으로 비트 라인 사이에 교차 연결된 한 쌍의 인버터입니다. 첫 번째 인버터는 + 비트 라인에서 입력으로 연결되고 - 비트 라인으로 출력됩니다. 두 번째 인버터의 입력은 -비트 라인에서 +비트 라인으로 출력됩니다. 그러면 하나의 비트 라인이 완전히 가장 높은 전압에 있고 다른 하나의 비트 라인이 가능한 가장 낮은 전압에 있는 후에 안정화되는 양의 피드백이 발생합니다.

DRAM 저장 셀에서 데이터 비트를 읽는 작업

감지 증폭기가 분리되어 있습니다.^[27]
비트 라인은 논리 레벨이 높은 경우와 낮은 경우 사이에 있는 전압과 정확히 동일하게 프리차지됩니다(예: 두 레벨이 0V와 1V인 경우 0.5V). 비트 라인은 정전 용량을 동일하게 유지하기 위해 물리적으로 대칭이므로 이때 전압은 동일합니다.^[27]
프리차지 회로가 꺼집니다. 비트 라인은 비교적 길기 때문에 짧은 시간 동안 프리차지된 전압을 유지하기에 충분한 용량을 가지고 있습니다. 이것은 동적 논리의 한 예입니다.^[27]
그런 다음 원하는 행의 워드 라인을 높게 구동하여 셀의 스토리지 커패시터를 비트 라인에 연결합니다. 이로 인해 트랜지스터가 전도되어 저장 셀에서 연결된 비트 라인으로 전하를 전달하거나(저장된 값이 1인 경우) 연결된 비트 라인에서 저장 셀로 전하를 전달합니다(저장된 값이 0인 경우). 일반적으로 비트 라인의 커패시턴스는 저장 셀의 커패시턴스보다 훨씬 크므로, 저장 셀의 커패시터가 방전되면 비트 라인의 전압이 매우 약간 증가하고 저장 셀이 충전되면 매우 약간 감소합니다(예를 들어, 두 경우에는 0.54 및 0.45V). 다른 비트 라인은 0.50V를 유지하므로 두 꼬인 비트 라인 사이에 약간의 전압 차이가 있습니다.^[27]
이제 감지 증폭기가 비트 라인 쌍에 연결됩니다. 그러면 교차 연결된 인버터에서 양의 피드백이 발생하여 특정 열의 홀수 및 짝수 행 비트 라인 사이의 작은 전압 차이를 한 비트 라인이 완전히 최저 전압이 되고 다른 비트 라인이 최대 고전압이 될 때까지 증폭합니다. 일단 이런 일이 발생하면 행이 "열림" 상태가 됩니다(원하는 셀 데이터를 사용할 수 있습니다).^[27]
열린 행의 모든 저장 셀이 동시에 감지되고 감지 증폭기 출력이 래치됩니다. 그런 다음 열 주소는 외부 데이터 버스에 연결할 래치 비트를 선택합니다. 열린 행의 경우 모든 데이터가 이미 감지되고 래치되었기 때문에 동일한 행의 다른 열에 대한 읽기를 행 열림 지연 없이 수행할 수 있습니다.^[27]
열린 행의 열을 읽는 동안 감지 증폭기의 출력에서 비트 라인으로 전류가 역류하여 저장 셀을 재충전합니다. 이는 처음부터 충전된 경우 스토리지 커패시터의 전압을 증가시키거나, 비어 있는 경우 방전된 상태를 유지함으로써 스토리지 셀의 전하를 강화(즉, "새로고침")합니다. 비트 라인의 길이로 인해 전하가 셀의 커패시터로 다시 전달되는 데 상당히 긴 전파 지연이 발생합니다. 감지 증폭이 종료될 때까지 상당한 시간이 걸리므로 하나 이상의 열 판독값과 겹칩니다.^[27]
현재 열려 있는 행의 모든 열을 읽으면 워드 라인이 꺼져서 저장 셀 커패시터(행이 "닫혀 있음")를 비트 라인에서 분리합니다. 감지 증폭기가 꺼지고 비트 라인이 다시 프리차지됩니다.^[27]

메모리에 쓰기

데이터를 저장하기 위해 행이 열리고 주어진 열의 감지 증폭기가 일시적으로 원하는 고전압 또는 저전압 상태로 강제되어 비트 라인이 셀 저장 커패시터를 원하는 값으로 충전 또는 방전하게 됩니다. 감지 증폭기의 양의 피드백 구성으로 인해 강제 전압이 제거된 후에도 안정적인 전압으로 비트 라인을 유지합니다. 특정 셀에 기록하는 동안에는 읽기 중과 마찬가지로 행의 모든 열이 동시에 감지되므로, 오른쪽 그림에 표시된 것처럼 단일 열의 스토리지 셀 커패시터 전하만 변경되지만 행 전체가 새로 고쳐집니다(다시 기록됨).^[27]

새로고침률

일반적으로 제조업체는 JEDEC 표준에 정의된 대로 각 행을 64ms 이하마다 새로 고쳐야 한다고 명시합니다.

일부 시스템은 64ms마다 모든 행을 포함하는 활동 버스트에서 모든 행을 새로 고칩니다. 다른 시스템은 64ms 간격 동안 한 번에 하나의 행을 새로 고칩니다. 예를 들어, 2 = 8,192개의 행이 있는 시스템에서는 7.8μs마다 1개의 행을 64ms씩 8,192개의 행으로 나눈 시차 새로 고침 비율이 필요합니다. 일부 실시간 시스템은 비디오 장비에서 10-20ms마다 발생하는 수직 공백 간격과 같이 시스템의 나머지 부분의 작동을 제어하는 외부 타이머 기능에 의해 결정된 시간에 메모리의 일부를 새로 고칩니다.

다음에 새로 고쳐지는 행의 행 주소는 DRAM 내의 카운터 또는 외부 로직에 의해 유지됩니다. 행 주소(및 refresh 명령)를 제공하는 시스템은 언제 새로 고칠 것인지, 어떤 행을 새로 고칠 것인지를 더 잘 제어할 수 있도록 합니다. 이러한 시스템은 메모리 액세스 패턴과 DRAM의 새로 고침 요구 사항을 모두 알고 있으므로 메모리 액세스와의 충돌을 최소화하기 위해 수행됩니다. DRAM 내 카운터에서 행 주소가 제공되면 시스템은 어떤 행이 새로 고쳐지는지에 대한 제어를 포기하고 새로 고침 명령만 제공합니다. 일부 최신 DRAM은 셀프 리프레쉬가 가능합니다. DRAM에 리프레쉬를 지시하거나 행 주소를 제공하기 위한 외부 로직이 필요하지 않습니다.

어떤 조건에서는 몇 분 동안 DRAM을 새로 고치지 않았더라도 DRAM의 데이터 대부분을 복구할 수 있습니다.^[28]

메모리 타이밍

DRAM 동작의 타이밍을 완전히 설명하기 위해서는 많은 파라미터가 필요합니다. 다음은 1998년에 발표된 데이터 시트에서 두 가지 타이밍 등급의 비동기 DRAM에 대한 몇 가지 예입니다.^[29]

	"50ns"	"60ns"	묘사
t_RC	84ns	104ns	임의 읽기 또는 쓰기 주기 시간(전체/RAS 주기에서 다른 주기로)
t_RAC	50ns	60ns	액세스 시간: /RAS 로우에서 유효한 데이터 출력
t_RCD	11ns	14ns	/RAS 로우 ~ /CAS 로우 시간
t_RAS	50ns	60ns	/RAS 펄스 폭(최소 /RAS 로우 시간)
t_RP	30ns	40ns	/RAS 프리차지 시간(최소 /RAS 하이타임)
t_PC	20ns	25ns	페이지 모드 읽기 또는 쓰기 주기 시간(/CAS ~ /CAS)
t_AA	25ns	30ns	액세스 시간: 유효한 데이터 출력에 유효한 열 주소(/CAS low 전 주소 설정 시간 포함)
t_CAC	13ns	15ns	액세스 시간: /CAS 로우에서 유효한 데이터 출력
t_CAS	8ns	10ns	/CAS 낮은 펄스 폭 최소값

따라서 일반적으로 인용된 숫자는 최소 /RAS 로우 시간입니다. 이 시간은 행을 열어 감지 증폭기가 안착할 수 있는 시간입니다. 감지 증폭기가 자리잡자마자 발생하기 때문에 행의 비트에 대한 데이터 액세스는 더 짧지만 DRAM은 증폭된 데이터를 다시 전파하여 셀을 재충전하는 데 추가 시간이 필요합니다. 열린 페이지에서 추가 비트를 읽는 시간은 /CAS ~ /CAS 사이클 시간으로 정의되어 훨씬 짧습니다. 인용된 숫자는 행 길이나 페이지 크기에 관계없이 가장 느린 제한을 설정하기 때문에 서로 다른 DRAM 메모리의 성능을 비교하는 가장 명확한 방법입니다. 어레이가 클수록 비트 라인 용량이 커지고 전파 지연이 길어집니다. 이는 감지 증폭기 안착 시간이 용량과 전파 지연에 모두 의존하기 때문에 이 시간이 증가합니다. 이는 현대의 D램 칩에서는 하나의 칩 내에 더 많은 완전한 D램 어레이를 통합하여 너무 느려지지 않고 더 많은 용량을 수용함으로써 해결됩니다.

그러한 RAM이 클록킹된 로직에 의해 액세스될 때, 시간은 일반적으로 가장 가까운 클록 사이클로 반올림됩니다. 예를 들어, 100MHz 상태 기계(즉, 10ns 클럭)에 의해 액세스될 때, 50ns DRAM은 첫 번째 읽기를 5 클럭 사이클로 수행할 수 있고, 두 클럭 사이클마다 동일한 페이지 내에서 추가 읽기를 수행할 수 있습니다. 이는 일반적으로 "5-2-2-2" 타이밍으로 설명되었는데, 한 페이지 내에서 4개의 읽기가 발생하는 것이 일반적이었기 때문입니다.

동기식 메모리를 설명할 때 타이밍은 하이픈으로 구분된 클럭 사이클 카운트로 설명됩니다. 이 숫자는 D램 클럭 사이클 시간의 배수로 t-t-t를_CL_RCD_RP_RAS 나타냅니다. 이는 이중 데이터 전송 속도 신호를 사용할 때 데이터 전송 속도의 절반이라는 점에 유의하십시오. JEDEC 표준 PC3200 타이밍은 200MHz 클럭으로 3-4-4-8이고^[30], 프리미엄 가격의 고성능 PC3200 DDR D램 DIMM은 2-2-2-5 타이밍으로 작동할 수 있습니다.^[31]

	PC-3200 (DDR-400)				PC2-6400 (DDR2-800)				PC3-12800 (DDR3-1600)				묘사
	전형적인.		빠른		전형적인.		빠른		전형적인.		빠른
	사이클	시간을	사이클	시간을	사이클	시간을	사이클	시간을	사이클	시간을	사이클	시간을
t_CL	3	15ns	2	10ns	5	12.5ns	4	10ns	9	11.25ns	8	10ns	/CAS 로우에서 유효 데이터 아웃(t와_CAC 동일)
t_RCD	4	20ns	2	10ns	5	12.5ns	4	10ns	9	11.25ns	8	10ns	/RAS 로우 ~ /CAS 로우 시간
t_RP	4	20ns	2	10ns	5	12.5ns	4	10ns	9	11.25ns	8	10ns	/RAS 프리차지 시간(활성화 시간까지의 최소 프리차지 시간)
t_RAS	8	40ns	5	25ns	16	40ns	12	30ns	27	33.75ns	24	30ns	행 활성 시간(사전 충전 시 최소 활성 시간)

최소 랜덤 액세스 시간은 t = 50ns에서 t + t = 22.5ns로 향상되었으며 프리미엄 20ns 버라이어티도 일반 케이스와 비교했을 때 2.5배(~2.22배 향상)에 불과합니다. CAS 지연 시간은 t = 13ns에서 10ns로 훨씬 덜 향상되었습니다. 그러나 DDR3 메모리는 내부 파이프라인과 넓은 데이터 경로로 인해 1.25ns당 2개의 단어를 출력할 수 있는 반면, EDO DRAM은 t=20ns당 1개의 단어를 출력할 수 있습니다(50Mword/s).

타이밍 약어

t_CL – CAS 지연 시간
t_CR – 명령률
t_PTP – 프리차지 대 프리차지 지연
t_RAS – RAS 활성화 시간
t_RCD – RAS에서 CAS로 지연
t_REF – 리프레시 기간
t_RFC – 행 새로 고침 주기 시간
t_RP – RAS 프리차지

t_RRD – RAS에서 RAS로 지연
t_RTP – 프리차지 지연에 대한 읽기
t_RTR – Read to Read Delay(읽기 지연)
t_RTW – 쓰기 지연에 대한 읽기
t_WR – 복구 시간 쓰기
t_WTP – 사전 충전 지연에 쓰기
t_WTR – 읽기 지연에 쓰기
t_WTW – 쓰기 지연에 쓰기

메모리 셀 설계

DRAM의 각 데이터 비트는 용량성 구조에서 양 또는 음의 전하로 저장됩니다. 용량을 제공하는 구조와 이에 대한 접근을 제어하는 트랜지스터를 총칭하여 DRAM 셀이라고 합니다. DRAM 어레이의 기본 구성 요소입니다. 여러 D램 메모리 셀 변형이 존재하지만, 현대 D램에서 가장 일반적으로 사용되는 변형은 1T1C(one transistor, one-capacitor) 셀입니다. 트랜지스터는 쓰기 중에 커패시터에 전류를 인가하고 읽기 중에 커패시터를 방전하는 데 사용됩니다. 액세스 트랜지스터는 구동 강도를 최대화하고 트랜지스터-트랜지스터 누설을 최소화하도록 설계되었습니다(Kenner, pg. 34).

커패시터에는 두 개의 단자가 있으며, 그 중 하나는 액세스 트랜지스터에 연결되고 다른 하나는 접지 또는 V/2에_CC 연결됩니다. 현대 D램에서는 더 빠른 작동을 허용하기 때문에 후자의 경우가 더 일반적입니다. 현대의 DRAM에서, 로직을 저장하기 위해서는 커패시터 양단의 +V_CC/2 전압이 필요하고, 로직 영을 저장하기 위해서는 커패시터 양단의 -V_CC/2 전압이 필요합니다. 축전기에 저장된 전하량은 쿨롬 단위로 측정됩니다. 논리 1의 경우 ${\textstyle Q={V_{CC} \over 2}\cdot C}$ 은 Q = ${\textstyle Q={V_{CC} \over 2}\cdot C}$ $2$ ⋅ C {\textstyle Q = {V_{CC} \over 2}\cdot C}이며, 여기서 Q는 쿨롬 단위의 전하량이고 C는 패러드 단위의 정전용량입니다. ${\textstyle Q={-V_{CC} \over 2}\cdot C}$ 0의 ${\textstyle Q={-V_{CC} \over 2}\cdot C}$ 은 ${\textstyle Q={-V_{CC} \over 2}\cdot C}$ = $-VC$ C 2 ⋅ C {\textstyle Q ={-V_{CC} \over 2}\cdot C}입니다.

워드라인에 필요한 논리를 읽거나 쓰는 것은 V와_CC 액세스 트랜지스터의 문턱 전압(V_TH)의 합보다 큰 전압으로 구동됩니다. 이_CC 전압을 V pumped_CCP (V)라고 합니다. 따라서 커패시터를 방전하는 데 필요한 시간은 커패시터에 저장된 논리 값에 따라 달라집니다. 로직 1을 포함하는 커패시터는 액세스 트랜지스터의_CCP 게이트 단자의 전압이 V 이상일 때 방전되기 시작합니다. 커패시터에 논리 0이 포함되어 있으면 게이트 단자 전압이_TH V 이상일 때 방전되기 시작합니다.^[33]

축전기설계

1980년대 중반까지 DRAM 셀의 커패시터는 액세스 트랜지스터(기판 표면에 구성됨)와 함께 평면을 이루었기 때문에 평면 커패시터로 지칭되었습니다. 밀도와 성능을 동시에 높이기 위해서는 보다 밀도가 높은 설계가 필요했습니다. 이는 DRAM 장치, 특히 상용 DRAM에 대한 주요 고려 사항인 경제학에서 강력한 동기를 부여했습니다. D램 셀 면적을 최소화하면 보다 밀도가 높은 소자를 생산할 수 있고 저장 비트당 비용을 낮출 수 있습니다. 이러한 목적을 달성하기 위해 1980년대 중반부터 커패시터를 실리콘 기판 위 또는 아래로 이동시켰습니다. 기판 위에 커패시터를 포함하는 DRAM 셀은 적층 또는 접힌 플레이트 커패시터로 지칭됩니다. 기판 표면 아래에 커패시터가 매립된 것을 트렌치 커패시터라고 합니다. 2000년대에 들어 제조업체들은 DRAM에 사용되는 커패시터의 종류에 따라 크게 나뉘었고 두 디자인의 상대적인 비용과 장기적인 확장성은 광범위한 논쟁의 대상이 되었습니다. 삼성전자는 하이닉스, 마이크론테크놀로지 등 주요 제조사의 D램 대부분이 적층형 커패시터 구조를 사용하고, 난야테크놀로지 등 소규모 제조사는 트렌치 커패시터 구조를 사용합니다(Jacob, pp. 355~357).

적층된 커패시터 방식의 커패시터는 기판의 표면 위에 구성됩니다. 커패시터는 폴리실리콘 플레이트의 두 층 사이에 끼워진 산화물-질화-산화물(ONO) 유전체로 구성되며(탑 플레이트는 IC의 모든 DRAM 셀이 공유합니다), 그 모양은 직사각형, 실린더 또는 기타 더 복잡한 모양일 수 있습니다. 적층된 커패시터는 비트 라인에 대한 위치에 따라 COB(capacitor-over-bitline)와 CUB(capacitor-under-bitline)의 두 가지 기본 변형이 있습니다. 이전의 변형예에서, 커패시터는 보통 금속으로 이루어진 비트 라인 아래에 있고, 비트 라인은 액세스 트랜지스터의 소스 단자에 연결하기 위해 아래로 연장되는 폴리실리콘 콘택을 갖습니다. 후자의 변형에서 커패시터는 거의 항상 폴리실리콘으로 구성되지만 그렇지 않은 경우에는 COB 변형과 동일한 비트 라인 위에 구성됩니다. COB 변형의 장점은 기판 표면에 물리적으로 근접하기 때문에 비트 라인과 액세스 트랜지스터의 소스 사이의 접촉을 쉽게 만들 수 있다는 것입니다. 그러나 이를 위해서는 위에서 볼 때 활성 영역이 45도 각도로 배치되어야 하므로 커패시터 접점이 비트 라인에 닿지 않도록 보장하기가 어렵습니다. CUB 셀은 이를 피하지만, 표면에 근접한 특징의 크기가 공정 기술의 최소 특징 크기에 근접하거나 근접하기 때문에 비트 라인 사이에 접점을 삽입하는 데 어려움을 겪습니다(Kenner, pp. 33–42).

트렌치 커패시터는 실리콘 기판에 깊은 구멍을 식각하여 구성됩니다. 그런 다음 구멍을 둘러싼 기판 부피를 크게 도핑하여 매립 n⁺ 플레이트를 생성하고 저항을 줄입니다. 산화물-질화-산화물 유전체 층이 성장 또는 증착되고, 마지막으로 커패시터의 상판을 형성하는 도핑된 폴리실리콘을 증착하여 구멍을 채웁니다. 커패시터의 상부는 폴리실리콘 스트랩을 통해 액세스 트랜지스터의 드레인 단자에 연결됩니다(Kenner, pp. 42–44). 2000년대 중반의 DRAM에서 트렌치 커패시터의 깊이 대 폭 비율은 50:1을 초과할 수 있습니다(Jacob, 페이지 357).

트렌치 커패시터는 많은 장점을 가지고 있습니다. 커패시터는 기판의 표면에 눕는 대신 기판의 대부분에 묻히기 때문에, 커패시터의 크기를 감소시키지 않고 액세스 트랜지스터의 드레인 단자에 연결하기 위해 필요한 만큼의 면적을 최소화할 수 있고, 따라서 용량(Jacob, pp. 356-357). 또는 표면적에 대한 증가 없이 더 깊은 구멍을 에칭함으로써 캐패시턴스를 증가시킬 수 있습니다(Kenner, pg. 44). 트렌치 커패시터의 또 다른 장점은 그 구조가 금속 상호 연결 층 아래에 있어서 더 쉽게 평면으로 만들 수 있다는 것이며, 이를 통해 기판 위에 많은 수준의 상호 연결이 있는 논리 최적화 공정 기술에 통합될 수 있습니다. 커패시터가 로직 아래에 있다는 것은 트랜지스터보다 먼저 구성된다는 것을 의미합니다. 이를 통해 고온 공정에서 커패시터를 제조할 수 있으며, 그렇지 않으면 로직 트랜지스터와 그 성능이 저하됩니다. 이것은 트렌치 커패시터를 임베디드 DRAM(eDRAM)을 구성하는 데 적합하게 만듭니다(Jacob, 페이지 357). 트렌치 커패시터의 단점은 깊은 구멍 내에서 커패시터의 구조를 안정적으로 구성하는 것과 커패시터를 액세스 트랜지스터의 드레인 단자에 연결하는 것이 어렵다는 것입니다(Kenner, pg. 44).

과거 셀 설계

1세대 D램 IC(1Kbit 용량)는 인텔 1103으로 3-트랜지스터, 1-커패시터(3T1C) D램 셀을 사용했습니다. 2세대에서는 동일한 양의 비트를 더 작은 영역에 맞춤으로써 비용을 절감해야 한다는 요구로 인해 1T1C D램 셀이 거의 보편적으로 채택되었지만, 4 및 16 Kbit 용량의 몇몇 장치는 성능상의 이유로 3T1C 셀을 계속 사용했습니다(Kenner, p. 6). 이러한 성능 이점에는 무엇보다 커패시터에 의해 저장된 상태를 방전하지 않고 읽을 수 있는 기능이 포함되어 있어 읽혀진 것을 다시 쓸 필요가 없습니다(비파괴 읽기). 두 번째 성능 이점은 3T1C 셀에 읽기 및 쓰기를 위한 별도의 트랜지스터가 있다는 것과 관련이 있습니다. 메모리 컨트롤러는 이 기능을 이용하여 원자 읽기-수정-쓰기를 수행할 수 있으며, 여기서 값은 단일의 분할 불가능한 동작으로 판독, 수정 및 다시 쓰기됩니다(Jacob, 페이지 459).

제안된 셀 설계

원트랜지스터 제로커패시터(1T 또는 1T0C) D램 셀은 1990년대 후반부터 연구의 대상이 되어 왔습니다. 1T D램은 '1T D램'이라고 불리기도 하는 고전적인 원트랜지스터/원커패시터(1T/1C) D램 셀과 구별되는, 기본적인 D램 메모리 셀을 구성하는 다른 방법입니다. 특히 1970년대에 대체된 3T 및 4T D램과 비교할 때 더욱 그렇습니다.

1T D램 셀에서는 트랜지스터가 제어하는 정전용량 영역에 여전히 데이터 비트가 저장되지만, 이 정전용량은 더 이상 별도의 커패시터로 제공되지 않습니다. 1T D램은 SOI(Silicon On Insulator) 트랜지스터에 내재된 기생체 정전용량을 이용해 데이터를 저장하는 '캐패시터리스' 비트셀 설계입니다. 논리 설계에서 성가신 일로 여겨지는 이 부동체 효과는 데이터 저장에 사용될 수 있습니다. 이를 통해 1T D램 셀은 동일한 SOI 공정 기술로 구성되기 때문에 고성능 로직 회로와 보다 쉽게 통합할 수 있을 뿐만 아니라 가장 높은 밀도를 제공합니다.

셀의 새로 고침은 여전히 필요하지만 1T1C D램과 달리 1T D램의 판독값은 비파괴적입니다. 저장된 전하가 트랜지스터의 임계 전압에 감지 가능한 변화를 일으킵니다.^[34] 성능 측면에서 액세스 시간은 커패시터 기반 DRAM보다 훨씬 낫지만 SRAM보다는 약간 더 좋지 않습니다. Innovative Silicon의 상용화된 Z-RAM, Renesas의 TTRAM^[35], UGR/CNRS 컨소시엄의 A-RAM 등 여러 종류의 1T DRAM이 있습니다.

배열 구조

DRAM 셀은 규칙적인 직사각형의 격자형 패턴으로 배치되어 워드라인 및 비트라인을 통해 제어 및 액세스를 용이하게 합니다. 어레이의 DRAM 셀의 물리적 레이아웃은 일반적으로 컬럼 내의 인접한 2개의 DRAM 셀이 하나의 비트라인 컨택을 공유하여 면적을 줄이도록 설계됩니다. D램 셀 면적은 n F로² 주어지며, 여기서 n은 D램 셀 설계에서 파생된 숫자이며, F는 주어진 공정 기술의 가장 작은 특징 크기입니다. 이 방식은 D램 셀 영역이 특징 크기와 관련하여 선형 또는 근선형 속도로 확장되기 때문에 다양한 공정 기술 세대에 걸쳐 D램 크기를 비교할 수 있습니다. 현대 D램 셀의 일반적인 면적은 화씨² 6-8 사이에서 다양합니다.

워드라인인 수평 와이어는 행에 있는 모든 액세스 트랜지스터의 게이트 단자에 연결됩니다. 수직 비트 라인은 해당 열의 트랜지스터의 소스 단자에 연결됩니다. 워드 라인과 비트 라인의 길이가 제한됩니다. 워드라인을 횡단해야 하는 신호의 전파 시간은 RC 시정수에 의해 결정되기 때문에 워드라인 길이는 어레이의 원하는 성능에 의해 제한됩니다. 비트 라인 길이는 용량(길이에 따라 증가)에 의해 제한되며, 이 용량은 적절한 감지를 위해 범위 내에서 유지되어야 합니다(DRAM은 비트 라인으로 방출되는 커패시터의 전하를 감지하여 작동함). 이 두 가지 특성은 주로 비트라인의 충전과 방전에 의해 결정되기 때문에, 비트라인 길이는 DRAM이 끌어낼 수 있는 동작 전류의 양과 전력을 소산할 수 있는 방법에 의해서도 제한됩니다.

비트라인 아키텍처

DRAM 셀에 포함된 상태를 읽기 위해서는 감지 증폭기가 필요합니다. 액세스 트랜지스터가 활성화되면 커패시터의 전하가 비트 라인과 공유됩니다. 비트 라인의 캐패시턴스는 커패시터의 캐패시턴스보다 훨씬 큽니다(약 10배). 따라서 비트라인 전압의 변화는 미세합니다. 감지 증폭기는 전압 차동을 로직 신호 시스템에 의해 지정된 레벨로 해결하기 위해 필요합니다. 현대의 DRAM은 차동 감지 증폭기를 사용하며, DRAM 어레이의 구성 방법에 대한 요구 사항이 수반됩니다. 차동 감지 증폭기는 비트 라인 쌍의 상대 전압을 기반으로 출력을 반대 극단으로 구동하여 작동합니다. 감지 증폭기는 이러한 비트 라인 쌍의 정전 용량과 전압이 밀접하게 일치하는 경우에만 효과적이고 효율적으로 작동합니다. 비트 라인의 길이와 연결된 DRAM 셀의 수가 동일하도록 보장하는 것 외에도, 감지 증폭기의 요구 사항을 제공하기 위해 어레이 설계에 대한 두 가지 기본 아키텍처, 즉 개방형 및 접힌 비트 라인 어레이가 등장했습니다.

비트라인 배열 열기

1세대(1Kbit) DRAM IC는 64Kbit 세대(및 일부 256Kbit 생성 장치)까지 개방형 비트라인 어레이 아키텍처를 가지고 있었습니다. 이러한 아키텍처에서, 비트 라인들은 여러 세그먼트들로 분할되고, 차동 감지 증폭기들은 비트 라인 세그먼트들 사이에 배치됩니다. 감지 증폭기들은 비트 라인 세그먼트들 사이에 배치되기 때문에, 그들의 출력들을 어레이 외부로 라우팅하기 위해, 워드 라인들 및 비트 라인들을 구성하는 데 사용되는 것들 위에 배치되는 추가적인 인터커넥트 계층이 필요합니다.

어레이 가장자리에 있는 DRAM 셀에는 인접한 세그먼트가 없습니다. 차동 감지 증폭기는 두 세그먼트 모두에서 동일한 캐패시턴스 및 비트라인 길이를 필요로 하기 때문에 더미 비트라인 세그먼트가 제공됩니다. 개방형 비트라인 어레이의 장점은 더 작은 어레이 영역이지만, 이 장점은 더미 비트라인 세그먼트들에 의해 약간 감소합니다. 이 아키텍처가 거의 사라질 뻔했던 단점은 노이즈에 대한 고유의 취약성으로, 차동 감지 증폭기의 효과에 영향을 미칩니다. 각 비트라인 세그먼트는 다른 세그먼트와 공간적 관계가 없으므로 노이즈는 두 비트라인 세그먼트 중 하나에만 영향을 미칠 가능성이 높습니다.

접힌 비트라인 배열

접힌 비트라인 어레이 아키텍처는 비트라인을 어레이 전체에 쌍으로 라우팅합니다. 쌍을 이루는 비트 라인의 근접성은 개방형 비트 라인 어레이에 비해 우수한 공통 모드 노이즈 제거 특성을 제공합니다. 접힌 비트라인 어레이 아키텍처는 1980년대 중반부터 DRAMIC에 등장하기 시작했으며, 256Kbit 세대부터 시작했습니다. 이 아키텍처는 뛰어난 소음 면역성으로 현대 DRAMIC에서 선호됩니다.

이 아키텍처는 회로 도식의 관점에서 오픈 어레이 아키텍처의 기반을 취하기 때문에 접힌 것이라고 합니다. 접힌 어레이 아키텍처는 (두 개의 DRAM 셀이 단일 비트라인 접촉을 공유하기 때문에) 열에서 교대 쌍의 DRAM 셀을 제거한 다음 인접 열에서 빈 공간으로 DRAM 셀을 이동하는 것으로 보입니다.

비트 라인이 꼬이는 위치는 추가 영역을 차지합니다. 면적 오버헤드를 최소화하기 위해 엔지니어는 지정된 제한 아래에서 소음을 줄일 수 있는 가장 단순하고 면적 최소 비틀기 방식을 선택합니다. 공정 기술이 최소 피쳐 크기를 줄이기 위해 향상됨에 따라 인접한 금속 와이어 간의 결합은 피치에 반비례하기 때문에 노이즈 문제에 대한 신호가 악화됩니다. 충분한 노이즈 감소를 유지하기 위해 사용되는 어레이 폴딩 및 비트라인 꼬임 방식은 복잡성을 증가시켜야 합니다. 현재 연구의 주제는 면적에 미치는 영향을 최소화하기 위해 바람직한 소음 면역 특성을 갖는 계획입니다(Kenner, p. 37).

미래 어레이 아키텍처

프로세스 기술의 발전은 더 나은 장기 영역 효율성을 제공할 수 있다면 개방형 비트라인 어레이 아키텍처를 선호하게 될 수 있습니다. 접힌 어레이 아키텍처는 프로세스 기술의 발전에 맞춰 점점 더 복잡한 폴딩 체계를 필요로 하기 때문입니다. 공정 기술, 어레이 아키텍처 및 영역 효율성 간의 관계는 활발한 연구 분야입니다.

행 및 열 중복성

첫 번째 DRAM 집적 회로는 중복성이 없었습니다. DRAM 셀에 결함이 있는 집적 회로는 폐기됩니다. 64Kbit 세대부터 DRAM 어레이는 수율을 향상시키기 위해 예비 행과 열을 포함했습니다. 예비 행과 열은 소수의 행이나 열을 작동할 수 없게 만든 사소한 제작 결함에 대한 내성을 제공합니다. 결함이 있는 행과 열은 프로그래밍 가능한 퓨즈를 트리거하거나 레이저로 와이어를 절단하여 나머지 어레이에서 물리적으로 분리됩니다. 여분의 행들 또는 열들은 행 및 열 디코더들에서의 리매핑 로직에 의해 대체됩니다(Jacob, pp. 358–361).

오류감지 및 수정

컴퓨터 시스템 내부의 전기적 또는 자기적 간섭으로 인해 DRAM의 단일 비트가 자발적으로 반대 상태로 전환될 수 있습니다. DRAM 칩의 대부분의 일회성("부드러운") 오류는 배경 방사선, 주로 우주선 보조의 중성자로 인해 발생하며, 이는 하나 이상의 메모리 셀의 내용을 변경하거나 이를 읽고 쓰는 데 사용되는 회로를 방해할 수 있습니다.

중복 메모리 비트와 이 비트를 사용하여 소프트 오류를 감지하고 수정하는 추가 회로를 사용하여 문제를 완화할 수 있습니다. 대부분의 경우, 검출 및 보정은 메모리 컨트롤러에 의해 수행됩니다. 때로는 필요한 로직이 DRAM 칩 또는 모듈 내에서 투명하게 구현되어 ECC가 불가능한 시스템에 대한 ECC 메모리 기능을 가능하게 합니다.^[37] 추가 메모리 비트는 패리티를 기록하고 누락된 데이터를 ECC(Error-Correction Code)로 재구성할 수 있도록 하는 데 사용됩니다. 패리티를 사용하면 모든 단일 비트 오류(실제로는 홀수 개의 잘못된 비트)를 탐지할 수 있습니다. 가장 일반적인 오류 수정 코드인 SECDED 해밍 코드를 사용하면 단일 비트 오류를 수정할 수 있으며 일반적인 구성에서는 추가 패리티 비트를 사용하여 이중 비트 오류를 탐지할 수 있습니다.^[38]

최근의 연구들은 10-10⁻¹⁰⁻¹⁷ error/bit·h, 시간당 약 1비트 오류에서 세기당 1비트 오류에 이르기까지 7가지 이상의 크기 차이로 매우 다양한 오류율을 제공하고 있습니다.^[39]^[40]^[41] 슈뢰더 외전. 2009년 연구에서는 주어진 컴퓨터가 매년 적어도 하나의 수정 가능한 오류를 겪을 확률이 32%라고 보고했습니다. 그리고 이러한 오류는 대부분 소프트 오류가 아니라 간헐적으로 발생하는 하드 오류이며 칩 패키지에 들어간 미량의 방사성 물질이 알파 입자를 방출하고 데이터를 손상시킨다는 증거를 제시했습니다.^[42] 2010년 로체스터 대학교의 연구는 기억 오류의 상당 부분이 간헐적인 하드 오류라는 증거도 제시했습니다.^[43] PC 및 노트북의 비 ECC 메인 메모리에 대한 대규모 연구에 따르면 감지되지 않은 메모리 오류가 시스템 오류의 상당한 수를 차지하는 것으로 나타났습니다. 2011년 연구에서는 테스트한 메모리의 1.5%당 1700분의 1 확률로 컴퓨터에 8개월마다 메모리 오류가 발생한다고 보고했습니다(전체 메모리의 경우 약 26%로 증가).^[44]

보안.

데이터 잔량

동적 메모리는 전원이 공급되고 짧은 시간(흔히 64ms)마다 새로 고쳐질 때에만 그 내용을 유지하도록 지정되고 보장되지만, 메모리 셀 캐패시터는 특히 저온에서 훨씬 더 오랜 시간 동안 그 값을 유지하는 경우가 많습니다.^[45] DRAM의 대부분의 데이터는 몇 분 동안 새로 고치지 않았더라도 복구할 수 있는 조건이 있습니다.^[46]

이 속성은 보안을 회피하고 전원 차단 시 파괴된 것으로 추정되는 메인 메모리에 저장된 데이터를 복구하는 데 사용할 수 있습니다. 컴퓨터를 빠르게 재부팅하고 메인 메모리의 내용을 읽어낼 수 있습니다. 또는 컴퓨터의 메모리 모듈을 제거하거나 데이터 보존 기간을 연장하기 위해 냉각한 다음 다른 컴퓨터로 전송하여 읽어낼 수 있습니다. 이러한 공격은 오픈 소스 TrueCrypt, 마이크로소프트의 BitLocker Drive Encryption 및 Apple의 FileVault와 같은 일반적인 디스크 암호화 시스템을 회피하는 것으로 나타났습니다.^[45] 컴퓨터에 대한 이러한 유형의 공격을 종종 콜드 부트 공격이라고 합니다.

메모리 손상

동적 메모리는 정의상 주기적으로 새로 고쳐야 합니다. 또한 동적 메모리를 읽는 것은 파괴적인 작업이므로 읽은 행의 저장 셀을 재충전해야 합니다. 이러한 프로세스가 불완전한 경우 읽기 작업으로 인해 소프트 오류가 발생할 수 있습니다. 특히, 인근 셀 사이에 일부 전하가 누출되어 한 행의 리프레쉬 또는 읽기가 인접한 행 또는 심지어 인근 행에서 교란 오류를 발생시킬 수 있는 위험이 있습니다. 교란 오류에 대한 인식은 1970년대 초 상용화된 최초의 D램(Intel 1103)으로 거슬러 올라갑니다. 제조업체에서 사용하는 완화 기술에도 불구하고, 상업 연구원들은 2014년 분석에서 2012년과 2013년에 제조된 상용 DDR3 D램 칩이 교란 오류에 취약하다는 것을 증명했습니다.^[47] 관찰된 비트 플립을 초래한 관련 부작용을 행 해머(row hammer)라고 합니다.

포장

메모리 모듈

동적 RAMIC는 일반적으로 실리콘 다이와 패키지 리드 사이의 상호 연결을 위한 내부 리드 프레임과 함께 몰딩된 에폭시 케이스로 패키징됩니다. 원래의 IBM PC 디자인은 듀얼 인라인 패키지(DIP)로 포장된 IC를 사용했고, 메인 보드에 직접 납땜하거나 소켓에 장착했습니다. 메모리 밀도가 급증하면서 DIP 패키지는 더 이상 실용적이지 않게 되었습니다. 취급 편의를 위해 여러 동적 RAM 집적 회로를 하나의 메모리 모듈에 장착할 수 있으므로 설치자가 여러 개의 개별 집적 회로를 삽입할 필요 없이 단일 장치에 16비트, 32비트 또는 64비트 와이드 메모리를 설치할 수 있습니다. 메모리 모듈들은 패리티 검사 또는 에러 정정을 위한 추가적인 장치들을 포함할 수 있습니다. 데스크톱 컴퓨터의 진화에 따라 몇 가지 표준화된 유형의 메모리 모듈이 개발되었습니다. 노트북 컴퓨터, 게임 콘솔 및 특수 장치는 포장 또는 독점적인 이유로 표준 데스크톱 부품과 교환할 수 없는 고유한 형식의 메모리 모듈을 가질 수 있습니다.

내장된

논리에 최적화된 프로세스로 설계된 집적 회로(예: 애플리케이션별 집적 회로, 마이크로프로세서 또는 칩의 전체 시스템)에 집적되는 DRAM을 eDRAM(embedded DRAM)이라고 합니다. 임베디드 DRAM은 고성능 로직에 사용되는 고속 스위칭 트랜지스터의 제작을 방지하지 않고 제작할 수 있는 DRAM 셀 설계와 DRAM 셀 구조를 구축하는 데 필요한 공정 단계를 수용하기 위한 기본 로직 최적화 공정 기술의 수정이 필요합니다.

버전

기본적인 D램 셀과 어레이는 수년간 동일한 기본 구조를 유지해 왔기 때문에, D램의 종류는 주로 D램 칩과 통신하기 위한 많은 다른 인터페이스에 의해 구별됩니다.

비동기식 DRAM

현재 "비동기식 D램"이라는 레트로닉으로 알려진 오리지널 D램이 사용된 최초의 D램 유형이었습니다. 1960년대 후반부터 Synchronous DRAM으로 대체된 1997년경까지 컴퓨팅에서 일반적이었습니다. 오늘날 비동기식 RAM의 제조는 비교적 드뭅니다.

작동원리

비동기식 DRAM 칩에는 전원 연결, 몇 개의 어드레스 입력(일반적으로 12개) 및 몇 개의 양방향 데이터 라인(일반적으로 1개 또는 4개)이 있습니다. 액티브 로우 컨트롤 신호에는 다음과 같은 네 가지가 있습니다.

RAS, 행 주소 스트로브. 주소 입력은 RAS의 하강 에지에서 캡처되고 행을 선택하여 엽니다. RAS가 낮은 한 행은 열려 있습니다.
CAS, 컬럼 어드레스 스트로브. 주소 입력은 CAS의 하강 에지에서 캡처되며, 현재 열려 있는 행에서 읽거나 쓸 열을 선택합니다.
WE, Write Enable. 이 신호는 CAS의 주어진 하강 에지가 읽기(높음)인지 쓰기(낮음)인지 여부를 결정합니다. 낮으면 CAS의 하강 에지에서도 데이터 입력이 캡처됩니다.
OE, 출력 활성화. 데이터 I/O 핀에 대한 출력을 제어하는 추가 신호입니다. RAS와 CAS가 낮고, WE가 높고, OE가 낮으면 데이터 핀은 DRAM 칩에 의해 구동됩니다. 많은 응용 프로그램에서 OE는 영구적으로 낮게 연결될 수 있지만(출력은 항상 활성화됨), 여러 메모리 칩을 병렬로 연결할 때 OE 스위칭이 유용할 수 있습니다.

이 인터페이스는 내부 타이밍을 직접 제어합니다. RAS가 낮게 구동되면 감지 증폭기가 메모리 상태를 감지할 때까지 CAS 사이클을 시도해서는 안 되며, 저장 셀이 새로 고쳐질 때까지 RAS를 높게 반환해서는 안 됩니다. RAS가 높게 구동되면 프리차지가 완료될 때까지 충분히 오래 유지되어야 합니다.

DRAM은 비동기식이지만 신호는 일반적으로 클럭 처리된 메모리 컨트롤러에 의해 생성되며, 이는 컨트롤러의 클럭 주기의 배수로 타이밍을 제한합니다.

RAS만 새로 고침

고전적인 비동기식 D램은 각 행을 차례로 열어 새로고침합니다.

새로 고침 주기는 모든 행이 필요한 간격 내에 새로 고침되도록 전체 새로 고침 간격에 걸쳐 분산됩니다. RAS only refresh(ROR)를 사용하여 메모리 어레이의 한 행을 새로 고치려면 다음 단계를 수행해야 합니다.

새로 고침할 행의 행 주소는 주소 입력 핀에 적용해야 합니다.
RAS는 하이에서 로우로 전환해야 합니다. CAS는 높은 상태를 유지해야 합니다.
필요한 시간이 끝나면 RAS가 높게 반환되어야 합니다.

이것은 행 주소를 제공하고 RAS를 낮게 펄스함으로써 수행할 수 있습니다. CAS 사이클을 수행할 필요가 없습니다. 행 주소를 차례로 반복하려면 외부 카운터가 필요합니다. 일부 설계에서는 CPU가 RAM 리프레시를 처리했는데, 이 중에서 Zilog Z80이 가장 잘 알려진 예일 것입니다. 프로세서 레지스터의 R에 행 카운터를 호스팅하고 R에서 행을 주기적으로 폴링한 다음 레지스터의 값을 증가시키는 내부 타이머를 포함합니다. 새로 고침은 메모리 읽기와 같은 일반적인 지침과 함께 인터리빙되었습니다. 다른 시스템, 특히 가정용 컴퓨터에서는 비디오 회로가 자주 새로 고침을 처리했는데, 이는 종종 넓은 메모리 영역에서 읽어야 했기 때문이며, 이러한 작업의 일부로 새로 고침을 수행했습니다.

RAS 새로 고침 전 CAS

편의를 위해 카운터는 DRAM 칩 자체에 빠르게 통합되었습니다. CAS 라인이 RAS(일반적으로 잘못된 작업) 이전에 로우로 구동되면 DRAM은 주소 입력을 무시하고 내부 카운터를 사용하여 열 수 있는 행을 선택합니다. 이를 CBR(CAS-Befor-RAS) 리프레시라고 합니다. 이는 비동기 DRAM의 표준 리프레시 형태가 되었으며, 일반적으로 SDRAM과 함께 사용되는 유일한 형태입니다.

숨김 새로 고침

CAS-Before-RAS 리프레쉬를 지원하므로 데이터 출력을 유지하기 위해 CAS를 낮게 유지하면서 RAS를 해제할 수 있습니다. RAS가 다시 주장되면 DRAM 출력이 유효한 동안 CBR 새로 고침 주기가 수행됩니다. 데이터 출력이 중단되지 않기 때문에 이를 숨김 새로 고침이라고 합니다.

페이지 모드 DRAM

페이지 모드 DRAM은 1세대 DRAM IC 인터페이스를 약간 수정한 것으로, 동일한 행을 반복적으로 열어 다른 열에 액세스하는 비효율을 방지함으로써 행에 대한 읽기 및 쓰기 성능을 향상시켰습니다. 페이지 모드 DRAM에서 RAS를 낮게 유지하여 행을 연 후에는 행을 계속 열 수 있으며 행의 열에 대해 여러 번 읽기 또는 쓰기를 수행할 수 있습니다. CAS를 주장하고 컬럼 주소를 제시함으로써 각 컬럼 액세스가 시작되었습니다. 판독의 경우 지연(t_CAC) 후 유효 데이터가 데이터 출력 핀에 표시되며, 이 핀은 유효 데이터가 표시되기 전에 높은 Z로 유지됩니다. 쓰기의 경우 쓰기 활성화 신호 및 쓰기 데이터가 열 주소와 함께 표시됩니다.

페이지 모드 DRAM은 이후에 약간의 수정을 통해 개선되어 지연 시간이 더욱 줄어들었습니다. 이러한 개선이 이루어진 D램은 빠른 페이지 모드 D램(FPM DRAM)이라 불렸습니다. 페이지 모드 DRAM에서 CAS는 컬럼 주소가 제공되기 전에 인수되었습니다. FPM DRAM에서는 CAS가 여전히 디어셋된 상태에서 컬럼 주소를 제공할 수 있습니다. 열 주소는 열 주소 데이터 경로를 통해 전파되었지만 CAS가 인수될 때까지 데이터 핀에 데이터를 출력하지 않았습니다. CAS가 주장되기 전에는 데이터 출력 핀이 높은 Z로 유지되었습니다. FPM DRAM은 지연_CAC 시간을 줄였습니다. 빠른 페이지 모드 D램은 1986년에 도입되었으며 인텔 80486과 함께 사용되었습니다.

정적 열은 고속 페이지 모드의 변형으로, 열 주소를 저장할 필요가 없고 오히려 CAS가 낮게 유지된 상태에서 주소 입력이 변경될 수 있으며, 데이터 출력은 몇 나노초 후에 그에 따라 업데이트될 것입니다.

니블 모드는 4개의 연속적인 CAS 펄스로 행 내의 4개의 연속적인 위치에 액세스할 수 있는 또 다른 변형입니다. 일반 페이지 모드와 다른 점은 주소 입력이 두 번째부터 네 번째까지의 CAS 에지에 사용되지 않는다는 것입니다. 주소 입력은 첫 번째 CAS 에지에 대해 제공된 주소부터 내부적으로 생성됩니다.

DRAM을 통한 확장 데이터

확장된 데이터 아웃 D램(EDO DRAM)은 1990년대에 마이크론 테크놀로지에 의해 발명되고 특허를 받았으며, 그 후 많은 다른 메모리 제조업체에 기술을 라이선스했습니다. 하이퍼 페이지 모드 활성화 DRAM이라고도 하는 EDO RAM은 빠른 페이지 모드 DRAM과 유사하며, 이전 사이클의 데이터 출력을 활성화한 상태로 유지하면서 새로운 액세스 사이클을 시작할 수 있다는 추가 기능이 있습니다. 이를 통해 작동(파이프라인)에 일정량의 오버랩이 가능하여 성능이 다소 향상됩니다. 1995년 인텔이 EDO D램을 지원하는 430FX 칩셋을 선보이면서 대체하기 시작한 FPM D램보다 최대 30% 빠른 속도입니다. 성능 향상과 상관없이 FPM과 EDO SIMM은 많은 애플리케이션(모든 애플리케이션은 아니지만)에서 서로 교환하여 사용할 수 있습니다.

정확히 말하면, EDO DRAM은 CAS의 하강 에지에서 데이터 출력을 시작하지만 CAS가 다시 상승할 때 출력을 중단하지 않습니다. RAS가 해제되거나 새 CAS 하강 에지가 다른 열 주소를 선택할 때까지 출력을 유효하게 유지합니다(따라서 데이터 출력 시간을 연장합니다).

단일 주기의 EDO는 하나의 클럭 주기로 완전한 메모리 트랜잭션을 수행할 수 있습니다. 그렇지 않으면 페이지를 선택한 후에는 동일한 페이지 내의 각 순차적 RAM 액세스에 대해 3번이 아닌 2번의 클럭 사이클이 소요됩니다. EDO의 성능과 기능은 저비용의 일상적인 PC에서 L2 캐시 부족과 관련된 막대한 성능 손실을 줄일 수 있는 기회를 만들었습니다. 이것은 제한된 폼 팩터와 배터리 수명 제한으로 인해 노트북에도 좋습니다. 또한 L2 캐시가 있는 시스템의 경우, EDO 메모리 가용성이 이전 FPM 구현에 비해 애플리케이션에서 볼 수 있는 평균 메모리 지연 시간을 향상시켰습니다.

싱글 사이클 EDO DRAM은 1990년대 말에 비디오 카드에서 매우 인기가 있었습니다. 비용은 매우 낮았지만 훨씬 더 비용이 많이 드는 VRAM만큼 성능 면에서 효율적이었습니다.

버스트 에도 DRAM

EDO DRAM의 진화인 버스트 EDO DRAM(베도 DRAM)은 한 번의 버스트에서 최대 5-1-1-1로 4개의 메모리 주소를 처리할 수 있어 최적으로 설계된 EDO 메모리보다 3개의 클럭을 더 절약할 수 있습니다. 다음 주소를 추적하기 위해 칩에 주소 카운터를 추가하여 수행했습니다. BEDO는 또한 페이지 액세스 주기를 두 부분으로 나눌 수 있도록 파이프라인 단계를 추가했습니다. 메모리-리드 동작 동안, 제1 부분은 메모리 어레이로부터 출력 스테이지로 데이터를 액세스했습니다(제2 래치). 두 번째 부분은 적절한 논리 레벨에서 이 래치에서 데이터 버스를 구동했습니다. 데이터가 이미 출력 버퍼에 있기 때문에 기존의 EDO보다 더 빠른 액세스 시간(대규모 데이터 블록의 경우 최대 50%)을 달성할 수 있습니다.

비록 BEDO DRAM이 EDO보다 추가적인 최적화를 보여주었지만, 시장은 그것이 입수 가능할 때까지 동기식 DRAM, 즉 SDRAM에 상당한 투자를 했습니다. 비록 BEDO RAM이 SDRAM보다 어떤 면에서는 더 우수했지만, 후자의 기술은 BEDO를 빠르게 대체했습니다.

동기식 동적 RAM

동기식 동적 RAM(SDRAM)은 비동기식 메모리 인터페이스를 대폭 수정하여 클럭(및 클럭 활성화) 라인을 추가합니다. 다른 모든 신호는 시계의 상승 에지에서 수신됩니다.

RAS 및 CAS 입력은 더 이상 스트로브 역할을 하지 않고 WE와 함께 새로운 활성-로우 스트로브, 칩 셀렉터 CS에 의해 제어되는 3비트 명령의 일부입니다.

SDRAM 명령 요약
CS	RAS	CAS	우리가	주소.	명령
H	x	x	x	x	명령 금지(동작 없음)
L	H	H	H	x	작업 없음
L	H	H	L	x	Burst Terminate: 읽기 또는 쓰기 버스트를 중지합니다.
L	H	L	H	기둥.	현재 활성 행에서 읽습니다.
L	H	L	L	기둥.	현재 활성 행에 기록합니다.
L	L	H	H	배를 젓다	읽고 쓰기 위해 행을 활성화합니다.
L	L	H	L	x	현재 행을 프리차지(비활성화)합니다.
L	L	L	H	x	자동 새로 고침: 내부 카운터를 사용하여 각 뱅크의 한 행을 새로 고칩니다.
L	L	L	L	모드	로드 모드 레지스터: 주소 버스는 DRAM 작동 모드를 지정합니다.

OE 라인의 기능은 데이터 출력(읽기) 외에 데이터 입력(쓰기)을 제어하는 바이트당 "DQM" 신호로 확장됩니다. 이를 통해 D램 칩을 8비트보다 넓으면서도 바이트 입자 쓰기를 지원할 수 있습니다.

많은 타이밍 파라미터가 DRAM 컨트롤러의 제어 하에 유지됩니다. 예를 들어 활성화 중인 행과 읽기 또는 쓰기 명령 사이에 최소 시간이 경과해야 합니다. SDRAM 칩 자체에 한 가지 중요한 파라미터, 즉 he를 프로그래밍해야 합니다. 이는 읽기 명령과 데이터 버스에 나타나는 첫 번째 데이터 워드 사이의 내부 동작에 허용되는 클럭 사이클 수입니다. "Load mode register" 명령은 이 값을 SDRAM 칩으로 전송하는 데 사용됩니다. 다른 구성 가능한 파라미터에는 읽기 및 쓰기 버스트의 길이, 즉 읽기 또는 쓰기 명령당 전송되는 워드 수가 포함됩니다.

SDRAM이 비동기 RAM을 대체한 가장 중요한 변화이자 가장 큰 이유는 DRAM 칩 내부의 여러 내부 뱅크를 지원하기 때문입니다. 각 명령어와 함께 제공되는 몇 비트의 "뱅크 주소"를 사용하여 첫 번째 뱅크에서 읽기가 진행되는 동안 두 번째 뱅크를 활성화하고 데이터를 읽기 시작할 수 있습니다. 비동기식 DRAM이 할 수 없는 방식으로, SDRAM 장치는 뱅크를 교대함으로써 데이터 버스를 지속적으로 비지 상태로 유지할 수 있습니다.

단일 데이터 속도 동기식 DRAM

단일 데이터 전송 속도 SDRAM(SDR SDRAM 또는 SDR)은 클럭 주기당 단일 데이터 전송을 수행하는 SDRAM의 원래 세대입니다.

두 배의 데이터 전송 속도 동기화 D램

더블 데이터 레이트 SDRAM(DDR SDRAM 또는 DDR)은 2000년부터 PC 메모리에 사용되는 SDRAM의 나중에 개발된 것입니다. 후속 버전에는 순차적으로 번호가 매겨집니다(DDR2, DDR3 등). DDR SDRAM은 내부적으로 클럭 속도로 이중 폭 액세스를 수행하며, 이중 데이터 속도 인터페이스를 사용하여 각 클럭 에지에서 절반씩 전송합니다. DDR2와 DDR3는 이 인자를 각각 4배와 8배로 증가시켜 각각 2와 4 클럭 사이클에 걸쳐 4-워드와 8-워드 버스트를 제공했습니다. 내부 액세스 속도는 대부분 변하지 않지만(DDR-400, DDR2-800 및 DDR3-1600 메모리의 경우 초당 2억 개), 각 액세스는 더 많은 데이터를 전송합니다.

다이렉트 램버스 DRAM

다이렉트 램버스 DRAM(Direct RAMBUS DRAM)은 램버스에 의해 개발되었습니다. 1999년에 메인보드에서 처음 지원된 이 제품은 업계 표준이 될 예정이었지만 DDR SDRAM에 의해 경쟁력을 잃었고 2003년에는 기술적으로 더 이상 쓸모가 없게 되었습니다.

대기 시간 단축 DRAM

RLDRAM(Red Latency DRAM)은 고속 랜덤 액세스와 높은 대역폭을 결합한 고성능 DDR(Double Data Rate) SDRAM으로, 주로 네트워킹 및 캐싱 애플리케이션을 대상으로 합니다.

그래픽스 램

그래픽 RAM은 비디오 카드에서 볼 수 있는 텍스처 메모리 및 프레임 버퍼와 같은 그래픽 관련 작업을 위해 설계된 비동기식 및 동기식 DRAM입니다.

비디오 DRAM

비디오 DRAM(Video DRAM)은 한때 일부 그래픽 어댑터에서 프레임 버퍼를 저장하는 데 일반적으로 사용되었던 듀얼 포트 DRAM의 변형입니다.

윈도우 DRAM

윈도우 DRAM(WRAM)은 한때 매트록스 밀레니엄 및 ATI 3D 레이지 프로와 같은 그래픽 어댑터에 사용되었던 VRAM의 변형입니다. WRAM은 VRAM보다 성능이 뛰어나고 비용도 적게 들도록 설계되었습니다. WRAM은 VRAM보다 최대 25% 더 큰 대역폭을 제공하고 텍스트 드로잉 및 블록 채우기와 같은 일반적으로 사용되는 그래픽 작업을 가속화했습니다.

멀티뱅크 DRAM

Multibank DRAM(MDRAM)은 MoSys가 개발한 전문 DRAM의 한 종류입니다. 256 kB의 소형 메모리 뱅크로 구성되어 인터리브 방식으로 동작하여 그래픽 카드에 적합한 대역폭을 SRAM과 같은 메모리에 보다 저렴한 비용으로 제공합니다. MDRAM은 또한 하나의 클럭 사이클에서 두 개의 뱅크로 동작할 수 있도록 하여 액세스가 독립적인 경우 여러 개의 동시 액세스가 발생할 수 있도록 합니다. MDRAM은 주로 Tseng Labs ET6x00 칩셋과 같은 그래픽 카드에 사용되었습니다. 이 칩셋을 기반으로 한 보드는 이러한 용량으로 더 쉽게 구현할 수 있는 MDRAM의 기능 때문에 종종 2.25MB의 특이한 용량을 가지고 있었습니다. 2.25MB의 MDRAM을 탑재한 그래픽 카드는 1024×768의 해상도로 24비트 색을 제공할 수 있는 충분한 메모리를 가지고 있었습니다.

동기식 그래픽스 램

SGRAM(Synchronous Graphics RAM)은 그래픽 어댑터를 위한 SDRAM의 전문화된 형태입니다. 비트 마스킹(다른 비트에 영향을 주지 않고 지정된 비트 평면에 쓰기) 및 블록 쓰기(메모리 블록을 단일 색상으로 채우기)와 같은 기능을 추가합니다. VRAM 및 WRAM과 달리 SGRAM은 단일 포트입니다. 그러나 한 번에 두 개의 메모리 페이지를 열 수 있어 다른 비디오 RAM 기술의 이중 포트 특성을 시뮬레이션할 수 있습니다.

그래픽 이중 데이터 전송 속도 SDRAM

그래픽 이중 데이터 속도 SDRAM은 그래픽 처리 장치(GPU)의 메인 메모리로 사용되도록 설계된 특수 DDR SDRAM의 한 종류입니다. GDDR SDRAM은 일부 핵심 기술을 공유하지만 DDR3와 같은 일상적인 유형의 DDR SDRAM과는 다릅니다. 이들의 주요 특성은 D램 코어와 I/O 인터페이스 모두에서 더 높은 클럭 주파수로 GPU에 더 큰 메모리 대역폭을 제공합니다. 2020년 현재 GDDR의 연속 세대는 GDDR2, GDDR3, GDDR4, GDDR5, GDDR5X, GDDR6 및 오프 7개입니다.

의사정적 램

의사정적 RAM(PSRAM 또는 PSDRAM)은 정적 RAM(SRAM)과 유사하게 동작하도록 리프레시 및 주소 제어 회로가 내장된 동적 RAM입니다. 그것은 D램의 높은 밀도와 진정한 SRAM의 사용 편의성을 결합합니다. PSRAM은 애플 아이폰과 XFlar Platform과 같은 다른 임베디드 시스템에 사용됩니다.

일부 DRAM 구성 요소에는 "셀프 리프레쉬 모드"가 있습니다. 이것은 의사 정적 작동에 필요한 대부분의 논리를 포함하지만, 이 모드는 종종 대기 모드와 동일합니다. 시스템은 상기 PSRAM의 경우와 같이 별도의 DRAM 컨트롤러 없이 동작할 수 있도록 하는 것이 아니라, DRAM에 저장된 데이터를 잃지 않고 전력을 절약하기 위해 DRAM 컨트롤러의 동작을 중단할 수 있도록 하는 것을 주된 목적으로 합니다.

내장형 PSRAM은 MoSys에서 1T-SRAM이라는 이름으로 판매되었습니다. 이것은 SRAM 캐시가 전면에 있는 작은 DRAM 뱅크 세트로, 실제 SRAM과 매우 유사하게 동작하도록 만듭니다. 닌텐도 게임큐브와 Wii 비디오 게임기에 사용됩니다.

사이프러스 반도체의 하이퍼RAM은 JEDEC 호환 8핀 HyperBus 또는 Octal xSPI 인터페이스를 지원하는 PSRAM의 일종입니다.

참고 항목

DRAM 가격 담합
플래시 메모리
장치 비트율 목록
메모리 뱅크
메모리 기하학

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