로직 레벨
Logic level디지털 회로에서 논리 레벨은 디지털 신호가 존재할 수 있는 한정된 수의 상태 중 하나입니다.로직 레벨은 다른 표준이 존재하지만 일반적으로 신호와 접지 사이의 전압 차이로 표시됩니다.각 상태를 나타내는 전압 레벨의 범위는 사용되는 로직 패밀리에 따라 달라집니다.논리 레벨 시프터를 사용하면, 다른 회로간의 호환성을 실현할 수 있습니다.
2레벨 논리
바이너리 로직에서 두 가지 레벨은 각각 이진수 1과 0에 해당하는 논리 하이와 논리 로우입니다.이들 2가지 레벨 중 하나를 가지는 신호는 디지털 회선 설계 또는 분석에 부울 대수학에서 사용할 수 있습니다.
액티브 상태
로직 상태를 나타내기 위해 높은 전압 레벨 또는 낮은 전압 레벨을 사용하는 것은 임의입니다.액티브 하이와 액티브 로우 두 가지 옵션이 있습니다.예를 들어 읽기 전용 메모리 집적회로는 액티브-로우인 칩 셀렉트 신호를 가질 수 있지만 데이터와 주소 비트는 통상 액티브-하이인 경우가 있습니다.경우에 따라 액티브 레벨 선택을 반전시킴으로써 논리 설계를 단순화할 수 있습니다(De Morgan의 법칙 참조).
| 로직 레벨 | 액티브 하이 신호 | 액티브 로우 신호 |
|---|---|---|
| 논리 하이 | 1 | 0 |
| 논리 로우 | 0 | 1 |
액티브-로우 신호의 이름은 액티브-하이 신호와 구별하기 위해 그 위에 막대가 표시되어 있습니다.예를 들어, "Q bar" 또는 "Q not"로 판독된 이름 Q는 활성-낮은 신호를 나타냅니다.일반적으로 사용되는 표기법은 다음과 같습니다.
- (Q) 위의 막대
- 선두 슬래시(/Q)
- 소문자 n 접두사 또는 접미사(nQ 또는 Q_n)
- 후행 번호(Q#) 또는
- "_B" 또는 "_L" 접미사(Q_B 또는 Q_L).[1]
전자제품의 많은 제어신호는 액티브 로우 신호(보통 리셋 라인, 칩 셀렉트 라인 등)입니다.TTL 등의 로직 패밀리는 소스보다 더 많은 전류를 싱크할 수 있으므로 팬아웃과 노이즈 내성이 높아집니다.또한 로직 게이트가 풀업 저항이 있는 오픈 콜렉터/오픈 드레인인 경우에도 유선 OR 로직을 사용할 수 있습니다.예를 들어 I²C 버스, CAN(Controller Area Network), PCI 로컬버스 등이 있습니다.
일부 신호는 두 가지 상태에 모두 의미를 가지며 표기법은 이를 나타낼 수 있습니다.예를 들어 읽기/쓰기 라인이 R/W로 지정되어 있어 읽기 시에는 신호가 높고 쓰기 시에는 신호가 낮음을 나타냅니다.
로직 전압 레벨
2개의 논리 상태는 보통 2개의 다른 전압으로 나타나지만 디지털 전류 루프 인터페이스나 전류 모드 로직과 같은 일부 로직 시그널링에서는 2개의 다른 전류가 사용됩니다.상한 및 하한 임계값은 각 로직 패밀리에 대해 지정됩니다.하한 임계값보다 낮으면 신호가 "낮음"이 됩니다.상한 임계값을 초과하면 신호가 "높음"이 됩니다.중간 레벨은 정의되어 있지 않기 때문에, 실장 고유의 회선 동작이 높아집니다.
일반적으로 사용되는 전압 레벨에서 어느 정도 공차를 허용하는 것이 일반적입니다. 예를 들어 0 ~ 2V는 로직 0을 나타내고 3 ~ 5V는 로직 1을 나타낼 수 있습니다.전압이 2~3V이면 고장 상태 또는 로직 레벨 전환 중에만 전압이 무효가 됩니다.단, 이러한 상태를 검출할 수 있는 논리회로는 거의 없습니다.대부분의 디바이스는 정의되지 않은 디바이스 또는 디바이스 고유의 방법으로 신호를 하이 또는 로우로 해석합니다.일부 논리 소자는 슈미트 트리거 입력을 포함하고 있으며, 그 동작은 임계값 영역에서 훨씬 잘 정의되어 있으며 입력 전압의 작은 변화에 대한 복원력을 높입니다.회선 설계자의 문제는 회선이 예측 가능한 동작을 하도록 중간 레벨을 생성하는 상황을 피하는 것입니다.
| 테크놀로지 | L 전압 | H 전압 | 메모들 |
|---|---|---|---|
| CMOS[3] | 0 V ~ 1/3DD V | 2/3DD V에서DD V로 | VDD = 공급 전압 |
| TTL[3] | 0 V ~ 0.8 V | 2 V에서CC V로 | VCC = 5V ±5%(7400 상용 제품군) 또는 ±10%(군용 제품군 포함) |
거의 모든 디지털 회로는 모든 내부 신호에 대해 일관된 논리 레벨을 사용합니다.그러나 이 수준은 시스템마다 다릅니다.2개의 로직 패밀리를 상호 접속하려면 종종 추가 풀업 저항기 또는 레벨 시프터라고 불리는 전용 인터페이스 회로와 같은 특수 기술이 필요합니다.레벨 시프터는 하나의 로직 레벨을 사용하는 디지털 회로와 다른 로직 레벨을 사용하는 다른 디지털 회로를 연결합니다.각 시스템에 하나씩 두 개의 레벨 시프터가 사용되는 경우가 많습니다.라인 드라이버는 내부 로직레벨에서 표준 인터페이스 라인레벨로 변환하고 라인 리시버는 인터페이스레벨에서 내부 전압레벨로 변환합니다
예를 들어, TTL 레벨은 CMOS의 레벨과 다릅니다.일반적으로 TTL 출력은 CMOS 입력에 의해 논리 1로 확실하게 인식될 정도로 충분히 상승하지 않습니다.특히, 유의한 전류를 공급하지 않는 고입력 임피던스 CMOS 입력에만 접속되어 있는 경우에는 더욱 그렇습니다.이 문제는 CMOS 테크놀로지를 사용하지만 TTL 입력 로직레벨을 사용하는 74HCT 디바이스 패밀리의 발명으로 해결되었습니다.이러한 디바이스는 5V 전원 공급 장치에서만 작동합니다.
| 공급 전압 | 테크놀로지 | 로직 패밀리(예) | 언급 |
|---|---|---|---|
| 5 V, 10 V, 15 V | 금속 CMOS | 4000, 74C | [4] |
| 5V | TTL | 7400, 74S, 74LS, 74ALS, 74F, 74H | [5] |
| 5V | BiCMOS | 74ABT, 74BCT | |
| 5V | CMOS(TTL I/O) | 74HCT, 74AHCT, 74ACT | [6] |
| 3.3V, 5V | CMOS | 74HC, 74AHC, 74AC | [5][6] |
| 5V | LVCMOS | 74LVC, 74AXP | [7] |
| 3.3V | LVCMOS | 74LVC, 74AUP, 74AXC, 74AXP | [7] |
| 2.5V | LVCMOS | 74LVC, 74AUP, 74AUC, 74AXC, 74AXP | [7] |
| 1.8V | LVCMOS | 74LVC, 74AUP, 74AUC, 74AXC, 74AXP | [7] |
| 1.5V | LVCMOS | 74AUP, 74AUC, 74AXC, 74AXP | [7] |
| 1.2V | LVCMOS | 74AUP, 74AUC, 74AXC, 74AXP | [7] |
3레벨 논리
3스테이트 로직에서 출력 디바이스는 0, 1 또는 Z의 3가지 상태 중 하나로, 마지막은 높은 임피던스를 의미합니다.이는 로직 레벨이 아니라 출력이 접속 회선의 상태를 제어하고 있지 않음을 의미합니다.
4레벨 논리
4-레벨 로직은 네 번째 상태 X("상관 없음")를 추가합니다. 즉, 신호의 값이 중요하지 않고 정의되지 않음을 의미합니다.즉, 입력이 정의되지 않았거나 구현 편의를 위해 출력 신호를 선택할 수 있습니다(카노 맵 » 상관 없음 참조).
9레벨 논리
IEEE 1164는, 전자 설계 자동화에 사용하는 9개의 논리 상태를 정의합니다.표준에는 강렬하고 약하게 구동되는 신호, 높은 임피던스 및 알 수 없는 상태 및 초기화되지 않은 상태가 포함됩니다.
멀티 레벨 셀
솔리드 스테이트 스토리지 디바이스에서 멀티 레벨 셀은 복수의 전압을 사용하여 데이터를 격납한다.1개의 셀에 n비트를 저장하려면 디바이스가 2개의 다른 전압레벨을 확실하게n 식별해야 합니다.
회선 부호화
디지털 회선 코드는 데이터를 보다 효율적으로 인코딩하기 위해 3개 이상의 상태를 사용할 수 있습니다.예를 들어 최신 이더넷에서 사용되는 MLT-3 인코딩 및 펄스 진폭 변조 배리언트 등이 있습니다.
「 」를 참조해 주세요.
레퍼런스
- ^ "Coding Style Guidelines" (PDF). Xilinx. Retrieved 2017-08-17.
- ^ Balch, Mark (2003). Complete Digital Design: A Comprehensive Guide To Digital Electronics And Computer System Architecture. McGraw-Hill Professional. p. 430. ISBN 978-0-07-140927-8.
- ^ a b "Logic signal voltage levels". All About Circuits. Retrieved 2015-03-29.
- ^ "HEF4000B Family Specifications" (PDF). Philips Semiconductors. January 1995. Archived from the original (PDF) on March 4, 2016.
Parametric limits are guaranteed for VDD of 5V, 10V, and 15V.
- ^ a b "AppNote 319 - Comparison of MM74HC to 74LS, 74S and 74ALS Logic" (PDF). Fairchild Semiconductor. June 1983. Archived (PDF) from the original on October 24, 2021.
- ^ a b "AHC/AHCT Designer's Guide" (PDF). Texas Instruments. September 1998. Archived (PDF) from the original on April 13, 2018.
Technical Comparison of AHC / HC / AC (CMOS I/O) and AHCT / HCT / ACT (TTL I/O) Logic Families
- ^ a b c d e f "Little Logic Guide" (PDF). Texas Instruments. 2018. Archived (PDF) from the original on April 3, 2021.
Logic Voltage Graph (page4)
