모스펫

D2PAK 표면 장착 패키지의 전원 MOSFET 2개.스위치로 작동하는 각 구성 요소는 오프 상태에서 120V의 차단 전압을 유지할 수 있으며, 온 상태에서 30A의 연속 전류를 전도하여 약 100W까지 소멸시키고 2000W 이상의 부하를 제어할 수 있습니다.성냥개비는 축척용 그림입니다.

금속-산화물-반도체 전계 효과 트랜지스터(MOSFET, MOS-FET 또는 MOS FET)는 가장 일반적으로 실리콘의 제어된 산화에 의해 제조되는 전계 효과 트랜지스터(FET)의 한 유형입니다.절연 게이트가 있으며 전압에 따라 장치의 전도도가 결정됩니다.인가되는 전압의 양에 따라 전도성을 변화시키는 이 기능은 전자 신호를 증폭하거나 전환하는 데 사용될 수 있습니다.금속 절연체 반도체 전계 효과 트랜지스터(MISFET)는 MOSFET과 거의 동일한 용어입니다.또 다른 동의어는 절연 게이트 전계 효과 트랜지스터를 위한 IGFET입니다.

전계 효과 트랜지스터의 기본 원리는 1925년 줄리어스 에드거 릴리엔펠트(Julius Edgar Lilienfeld)에 의해 처음 특허를 받았습니다.^[1]

MOSFET의 가장 큰 장점은 양극성 트랜지스터(양극성 접합 트랜지스터/BJT)와 비교할 때 부하 전류를 제어하는 데 거의 입력 전류가 필요 없다는 것입니다.인핸스먼트 모드 MOSFET에서, 게이트 단자에 인가되는 전압은 디바이스의 전도도를 증가시킵니다.공핍 모드 트랜지스터에서 게이트에 인가되는 전압은 전도성을 감소시킵니다.^[2]

MOSFET이라는 이름의 "금속"은 때때로 잘못된 이름인데, 게이트 물질이 폴리실리콘(다결정 실리콘)의 층일 수 있기 때문입니다.마찬가지로, 인가 전압이 더 작은 강력한 채널을 얻기 위해 다른 유전체 재료가 사용되기 때문에 이름의 "산화물" 또한 잘못된 이름이 될 수 있습니다.

MOSFET은 메모리 칩 또는 마이크로프로세서에 수십억 개가 포함될 수 있기 때문에 디지털 회로에서 가장 일반적인 트랜지스터입니다.MOSFET은 p형 또는 n형 반도체로 만들 수 있기 때문에, CMOS 로직의 형태로, 전력 소모가 매우 적은 스위칭 회로를 만드는 데 MOS 트랜지스터의 상보 쌍을 사용할 수 있습니다.

역사

이런 종류의 트랜지스터의 기본 원리는 1925년 줄리어스 에드거 릴리엔펠트에 의해 처음 특허를 받았습니다.^[1]

MOS 트랜지스터와 비슷한 구조는 벨 과학자 윌리엄 쇼클리, 존 바딘, 월터 하우저 브라테인이 트랜지스터 효과를 발견한 연구 과정에서 제안했습니다.그 구조는 표면 상태의 문제, 즉 전자를 움직이지 못하게 하는 반도체 표면의 트랩 때문에 예상된 효과를 보여주지 못했습니다.1955년 칼 프로쉬와 L.데릭은 실수로 실리콘 웨이퍼 위에 이산화규소 층을 형성했습니다.추가적인 연구는 이산화규소가 도펀트가 실리콘 웨이퍼로 확산되는 것을 막을 수 있다는 것을 보여주었습니다.이 작품을 바탕으로 모하메드 M. 아탈라는 이산화규소가 중요한 종류의 표면 상태의 문제를 해결하는 데 매우 효과적이라는 것을 보여주었습니다.^[3]

1960년대 모하메드 아탈라(Mohamed Atalla)와 다원 칸(Dawon Khng)은 이 연구에 따라 현대 MOS 트랜지스터의 구조를 가진 장치를^[4] 시연했습니다.장치 뒤에 있는 원리는 표면 전계 효과 장치를 만들기 위한 Bardeen, Shockley 및 Brattain의 성공적이지 않은 시도에서 시도된 원리와 동일합니다.

이 장치는 현대의 양극성 트랜지스터보다 약 100배 느렸고 처음에는 성능이 떨어지는 것으로 여겨졌습니다.그럼에도 불구하고 Khng는 이 장치의 몇 가지 장점을 지적했는데, 특히 제작의 용이성과 집적 회로에서의 응용성이 두드러집니다.^[5]

구성.

테스트 패턴에서 두 개의 금속-게이트 MOSFET의 사진 현미경 사진.두 개의 게이트와 세 개의 소스/드레인 노드에 대한 프로브 패드에 라벨이 붙어 있습니다.

보통 선택한 반도체는 실리콘입니다.일부 칩 제조업체, 특히 IBM과 Intel은 MOSFET 채널에 실리콘과 게르마늄(SiGe)의 합금을 사용합니다.^{[citation needed]}갈륨 비소와 같이 실리콘보다 전기적 특성이 우수한 많은 반도체는 반도체 대 절연체 인터페이스를 잘 형성하지 않으므로 MOSFET에 적합하지 않습니다.다른 반도체 재료에 허용 가능한 전기적 특성을 갖는 절연체를 개발하는 연구가 계속되고 있습니다.

게이트 전류 누설에 따른 소비 전력의 증가를 극복하기 위해, 게이트 절연체에는 이산화규소 대신 고 κ 유전체가 사용되고, 폴리실리콘은 금속 게이트로 대체됩니다(예: Intel, 2009).

게이트는 종래 이산화규소와 나중에 산화질화규소로 이루어진 얇은 절연층에 의해 채널로부터 분리됩니다.일부 회사는 45나노미터 노드에 고 κ 유전체와 금속 게이트 조합을 사용합니다.

게이트 단자와 바디 단자 사이에 전압이 인가되면 생성된 전기장은 산화물을 관통하여 반도체-절연체 인터페이스에 반전층 또는 채널을 형성합니다.반전층은 소스 단자와 드레인 단자 사이에 전류가 통과할 수 있는 채널을 제공합니다.게이트와 바디 사이의 전압을 변화시키면 이 층의 전도도가 조절되므로 드레인과 소스 사이의 전류 흐름이 제어됩니다.이 모드를 향상 모드라고 합니다.

작동

금속-산화물-반도체 구조

종래의 MOS(Metal-Oxide-Semiconductor) 구조는 실리콘 기판 위에 이산화규소(SiO
₂) 층을 성장시킴으로써 얻어지는데, 일반적으로 열산화 및 금속 또는 다결정 실리콘 층을 증착함으로써 얻어집니다(후자가 일반적으로 사용됨).이산화규소는 유전체 물질이기 때문에 그 구조는 전극 중 하나가 반도체로 대체된 평면 커패시터와 맞먹습니다.

MOS 구조에 전압이 인가되면 반도체 내 전하 분포를 변경합니다.p형 반도체를 $N_{\text{A}}$ 한다면 $($ {\ $displaystyle N_$ {\text ${)$ $A}}}$ 개 수용체 밀도, p개 구멍 밀도; p $=$ N개 중성 벌크), 양전압, $V_{\text{GB}}$ $V_{\text$ $GB$ 게이트에서 본체까지(그림 참조) 양전하로 대전된 구멍을 게이트 절연체/반도체 인터페이스에서 강제로 떼어내어 공핍층을 형성하고, 캐리어가 없는 부동, 음전하로 대전된 억셉터 이온을 노출시킵니다(도핑 참조). $V_{\text{GB}}$ ${\$ 인 경우 $GB}}$ 은 $V_{\text{GB}}$ (는) 충분히 높고, 반도체와 절연체 사이의 계면 옆의 얇은 층에 위치한 반전 층에 고농도 음전하 캐리어가 형성됩니다.

종래, 반전층의 전자의 체적 밀도가, 본체의 구멍의 체적 밀도와 동일한 게이트 전압을 문턱 전압이라고 합니다.트랜지스터 게이트와 소스(V_GS) 사이의 전압이 문턱 전압(V_th)을 초과하면 그 차이를 과구동 전압이라고 합니다.

p형 바디를 가진 이 구조는 n형 소스 및 드레인 영역을 추가해야 하는 n형 MOSFET의 기본입니다.

MOS 콘덴서 및 밴드 다이어그램

MOS 커패시터 구조는 MOSFET의 핵심입니다.실리콘 베이스가 p형인 MOS 커패시터를 고려합니다.게이트에 양의 전압이 인가되면 p형 기판의 표면에 있는 홀들은 인가된 전압에 의해 생성된 전기장에 의해 반발하게 됩니다.처음에는 구멍들이 단순히 반발하고 표면에 남아있는 것은 수용기 형태의 움직이지 않는 (음의) 원자들이 될 것이고, 이것은 표면에 고갈 영역을 만듭니다.실리콘보다 전자가 하나 적은 붕소와 같은 수용 원자에 의해 구멍이 형성된다는 것을 기억하세요.어떤 사람은 구멍이 실제로 실체가 없다면 어떻게 제거할 수 있냐고 물을 수도 있습니다.답은 실제로 일어나는 것은 정공이 물리치는 것이 아니라 전자가 양의 장에 이끌려 이 정공들을 채워서 전자가 원자 위에 고정되어 움직이지 않기 때문에 전하 운반체가 존재하지 않는 고갈 영역을 만든다는 것입니다.

게이트의 전압이 증가함에 따라, 벌크 영역의 전자가 더 큰 전기장에 의해 끌리기 시작하기 때문에, 공핍 영역 위의 표면이 p형에서 n형으로 변환되는 지점이 있을 것입니다.이를 반전이라고 합니다.이 변환이 일어나는 문턱 전압은 MOSFET에서 가장 중요한 파라미터 중 하나입니다.

p형 벌크의 경우, 표면의 고유 에너지 준위가 표면의 페르미 준위보다 작아질 때 반전이 발생합니다.밴드 다이어그램을 보면 알 수 있습니다.페르미 준위는 논의 중인 반도체의 종류를 정의한다는 것을 기억하세요.페르미 레벨이 진성 레벨과 같다면 반도체는 진성 또는 순수한 타입입니다.페르미 준위가 전도대(가치대)에 가까우면 반도체 유형은 n형(p형)이 됩니다.따라서 게이트 전압이 양의 의미(예: 주어진 예)로 증가하면 고유 에너지 레벨 밴드가 원자가 밴드 쪽으로 하향 곡선을 그리도록 "휘어지게" 됩니다.페르미 레벨이 (p형의 경우) 원자가 밴드에 더 가까운 경우, 고유 레벨이 페르미 레벨을 가로지르기 시작하고 전압이 임계 전압에 도달할 때 고유 레벨이 페르미 레벨을 가로지르며, 그것이 반전이라고 알려진 지점이 있을 것입니다.이때 반도체 표면은 p형에서 n형으로 반전됩니다.위와 같이 페르미 준위가 고유 준위 위에 있다면 반도체는 n형이므로, 고유 준위가 페르미 준위(원자가 밴드에 더 가까운)에 도달하고 교차할 때 인버전에서 반도체는 n형임을 기억하십시오.반도체 유형은 페르미와 고유 에너지 수준의 상대적 위치에 따라 표면에서 변화합니다.

구조 및 채널형성

서로 다른 산화물 두께를 갖는 벌크 MOSFET에 대한 C-V 프로파일.곡선의 가장 왼쪽 부분은 누적에 해당합니다.중간에 있는 계곡은 고갈에 해당합니다.오른쪽 곡선은 반전에 해당합니다.

MOSFET은 본체 전극과 본체 상부에 위치하고 게이트 유전층에 의해 다른 모든 소자 영역과 절연된 게이트 전극 사이의 MOS 정전용량에 의한 전하 농도 변조를 기반으로 합니다.산화물 이외의 유전체가 사용되는 경우, 장치는 MISFET(Metal-Insulator-Semiconductor FET)로 지칭될 수 있습니다.MOSFET은 MOS 커패시터와 비교하여 2개의 추가 단자(소스 및 드레인)를 포함하며, 각각은 바디 영역에 의해 분리된 개별 고-도핑 영역에 연결됩니다.이 영역은 p 또는 n 유형 중 하나일 수 있지만 둘 다 동일한 유형이어야 하며 신체 영역과 반대 유형이어야 합니다.(몸체와 달리) 소스와 드레인은 도핑 유형 뒤에 "+" 기호로 표시된 대로 고도로 도핑됩니다.

MOSFET이 n채널 또는 nMOSFET이면 소스 및 드레인은 n+ 영역이고 본체는 p 영역입니다.MOSFET이 p채널 또는 pMOS FET이면 소스 및 드레인은 p+ 영역이고 본체는 영역입니다.소스는 채널을 통해 흐르는 전하 캐리어(n 채널의 경우 전자, p 채널의 경우 구멍)의 소스이기 때문에 이러한 이름이 붙여졌습니다. 마찬가지로 드레인은 전하 캐리어가 채널을 떠나는 곳입니다.

반도체에서 에너지 밴드의 점유는 반도체 에너지 밴드 에지에 대한 페르미 레벨의 위치에 의해 설정됩니다.

충분한 게이트 전압을 사용하면 원자가 밴드 가장자리가 페르미 레벨에서 멀리 구동되고 몸체의 구멍이 게이트에서 멀어집니다.

더 큰 게이트 바이어스 스틸에서, 반도체 표면 근처에서 전도 밴드 에지는 페르미 레벨에 근접하게 되어 p 영역과 산화물 사이의 계면에서 반전 층 또는 n 채널의 전자로 표면을 채웁니다.이 전도성 채널은 소스와 드레인 사이에 연장되며, 두 전극 사이에 전압이 인가되면 이를 통해 전류가 전도됩니다.게이트의 전압을 높이면 반전 층의 전자 밀도가 높아지므로 소스와 드레인 사이의 전류 흐름이 증가합니다.임계값 미만의 게이트 전압의 경우 채널이 가볍게 채워지고 소스와 드레인 사이에는 매우 작은 하위 임계값 누출 전류만 흐를 수 있습니다.

음의 게이트-소스 전압(양의 소스-게이트)이 인가될 때, 그것은 n-채널의 경우와 유사하지만 전하와 전압의 극성이 반대인 p-채널을 n 영역의 표면에 생성합니다.게이트와 소스 사이에 임계값(p채널의 음 전압)보다 낮은 전압이 인가되면 채널이 사라지고 소스와 드레인 사이에 매우 작은 하위 임계값 전류만 흐를 수 있습니다.디바이스는 매립 산화물이 얇은 반도체층 아래에 형성된 실리콘 온 인슐레이터 디바이스를 포함할 수 있습니다.게이트 유전체와 매립 산화물 영역 사이의 채널 영역이 매우 얇은 경우, 채널은 소스 및 드레인 영역이 얇은 반도체층 내 또는 상부의 어느 한 면에 형성된, 극박 채널 영역.다른 반도체 물질을 사용할 수 있습니다.소스 및 드레인 영역이 전체 또는 부분적으로 채널 위에 형성될 때, 이들은 융기된 소스/드레인 영역이라고 합니다.

n형 MOSFET과 p형^[7] MOSFET

파라미터		nMOSFET	pMOSFET
소스/드레인타입		n형의	p형의
채널종류 (MOS 캐패시터)		n형의	p형의
게이트 유형	폴리실리콘	n+	p+
게이트 유형	메탈	~ φ_m Si 전도대	φ ~ 사이발런스 밴드
우물형		p형의	n형의
문턱_th 전압, V		긍정(향상) 음(소진)	음(향상) 양성(소진)
밴드 밴딩		아래로	위쪽으로
반전 레이어 캐리어		전자	구멍
기판형		p형의	n형의

운전모드

MOSFET의 작동은 단자의 전압에 따라 세 가지 모드로 구분할 수 있습니다.다음 논의에서는 단순화된 대수적 모델을 사용합니다.^[9]현대의 MOSFET 특성은 여기에 제시된 대수적 모델보다 더 복잡합니다.^[10]

향상 모드인 n채널 MOSFET의 경우 세 가지 작동 모드는 다음과 같습니다.

컷오프, 하위 임계값 및 약반전 모드

V_GS < V_th:

여기서 $V_{\text{GS}}$ ${\$ $GS}}$ 은 $V_{\text{GS}}$ (는) 게이트-소스 바이어스이고 $V_{\text{th}}$ ${\$ 은 $V_{\text{th}}$ (는) 디바이스의 문턱 전압입니다.

기본 임계값 모델에 따르면 트랜지스터가 꺼지고 드레인과 소스 사이에 전도가 없습니다.더 정확한 모델은 열 에너지가 전자 에너지의 페르미-디랙 분포에 미치는 영향을 고려하며, 이는 공급원에서 더 에너지가 많은 전자 중 일부가 채널로 유입되어 드레인으로 흐르게 합니다.그러면 게이트 소스 전압의 지수 함수인 하위 임계값 전류가 발생합니다.트랜지스터를 턴오프 스위치로 사용할 때 드레인과 소스 사이의 전류는 이상적으로는 0이어야 하지만 하위 임계값 누설이라고 하는 약한 반전 전류가 있습니다.

소스가 벌크에 연결된 약한 반전에서는 $V_{\text{GS}}$ 가 VGS $V_{\text{GS}}$ {\ $displaystyle V_$ {\ $text}$ 에 따라 지수적으로 바뀝니다. $GS}}}:$ 대략 다음과 같이 $V_{\text{GS}}$ 제공됩니다.^[11]^[12]

I_{\text{D}}\근 I_{\text{D0}}e^{\frac {V_{\text{GS}}-V_{\text{th}}{nV_{\text{T}}},

여기서 $I_{\text{D0}}$ $I_{\text{D0}$ = $V_{\text{GS}}=V_{\text{th}}$ 의 전류 = $V_{\text{GS}}=V_{\text{th}}$ $V_{\text$ $GS}}=V_{\text{th}},$ $V_{\text{T}}=kT/q$ $V_{\text{T}}=kT/q$ $=$ $V_{\text{T}}=kT/q$ T / $V_{\text{T}}=kT/q$ ${\displaystyleV_{\text}$ $T}}=kT/q}$ 이고 기울기 인자 n은 다음과 같이 주어집니다.

n=1+{\frac {C_{\text{dep}}}{C_{\text{ox}}}},

$C_{\text{dep}}$ $C_{\text{dep}$ = 공핍층의 정전용량 및 $C_{\text{ox}}$ $C_{\text{ox}$ = 산화층의 정전용량.이 식은 일반적으로 사용되지만, 대량으로 연결된 출처에 대해 적절한 근사치일 뿐입니다.벌크에 연결되지 않은 소스의 경우 드레인 전류 포화도에 대한 하위 임계값 방정식은^[13]^[14]

{\displaystyle I_{\text{D}}\근 I_{\text{D0}}e^{\frac {V_{\text{G}}-V_{\text{th}}{nV_{\text{T}}}}}:e^{-{\frac {V_{\text{S}}}{V_{\text{T}}}}}}.

긴 채널 장치에서는 $V_{\text{DS}}\gg V_{\text{T}}$ 가 $V_{\text{DS}}\gg V_{\text{T}}$ $V_{\text$ 를 ≫하면 전류의 드레인 전압 의존성이 없습니다. $DS}}\gV_{\text{$ $T$ 그러나 채널 길이가 감소함에 따라 드레인 유도 장벽이 낮아짐에 따라 디바이스 형상(예: 채널 도핑, 접합 도핑 등)에 복잡한 방식으로 의존하는 드레인 전압 의존성이 발생합니다.종종, 이 모드에 대한 문턱 전압 V는 선택된 전류 I 값이 발생하는 게이트 전압으로 정의되는데, 예를 들어 I = 1 μA이며, 이는 다음 모드에 대한 방정식에서 사용되는 것과 동일한 V 값이 아닐 수도 있습니다.

일부 마이크로 파워 아날로그 회로는 하위 임계값 전도의 이점을 활용하도록 설계되었습니다.^[15]^[16]^[17]약한 inversion 영역에서 작업함으로써 이러한 회로의 MOSFET은 가능한 가장 높은 트랜스컨덕턴스 대 전류 비율을 제공합니다. $g_{m}/I_{\text{D}}=1/\left(nV_{\text{T}}\right)$ $g_{m}/I_{\text{D}}=1/\left(nV_{\text{T}}\right)$ / $g_{m}/I_{\text{D}}=1/\left(nV_{\text{T}}\right)$ = $g_{m}/I_{\text{D}}=1/\left(nV_{\text{T}}\right)$ / ( $nVT)$ {\displaystyle $g_{m}$ / I_ ${\text{$ $D}}=1/\left(nV_{\text{$ $T}}\right)},$ 거의 바이폴라 트랜지스터 수준입니다 $g_{m}/I_{\text{D}}=1/\left(nV_{\text{T}}\right)$ ^[18]

하위 임계값 I-V 곡선은 임계값 전압에 지수적으로 의존하며, 임계값 전압에 영향을 미치는 모든 제조 변동에 강한 의존성을 나타냅니다. 예를 들어, 산화물 두께, 접합 깊이의 변동 또는 드레인 유도 장벽 강하 정도를 변화시키는 바디 도핑이 있습니다.결과적으로 제작 변동에 대한 민감도는 누설과 성능에 대한 최적화를 복잡하게 만듭니다.^[19]^[20]

삼극 모드 또는 선형 영역(오믹 모드라고도 함)

V_GS > V_th, V < V - V일_DS_GS 때_th:

트랜지스터가 켜지고 드레인과 소스 사이에 전류가 흐를 수 있는 채널이 생성됩니다.MOSFET은 저항기처럼 작동하며, 소스 및 드레인 전압 모두에 대한 게이트 전압에 의해 제어됩니다.드레인에서 소스로의 전류는 다음과 같이 모델링됩니다.

I_{\text{D}}=\mu _{n}C_{\text{ox}}{\frac {W}{L}}\left(\left)(V_{\text{GS}}-V_{\rm {th}}\right)V_{\text{DS}}-{\frac {{V_{\text}DS}}}^{2}}{2}}\right)

여기서 $\mu _{n}$ ${\$ 는 $\mu _{n}$ 전하-반송파 유효 이동성, $W$ $W$ 는 $W$ 게이트 폭, L $L$ 은 $L$ $게이트$ 길이, $C_{\text{ox}}$ ${\$ 는 단위 면적당 게이트 산화물 용량입니다 $C_{\text{ox}}$ .지수 하위 임계값 영역에서 삼극 영역으로의 전환은 방정식이 제시하는 것처럼 날카롭지 않습니다.^[21]^[22]^{[verification needed]}

포화 또는 활성 모드

V > V 및 V가 ≥(V – V)일 때:

스위치가 켜지고 드레인과 소스 사이에 전류가 흐를 수 있는 채널이 생성됩니다.드레인 전압이 소스 전압보다 높기 때문에, 전자는 퍼져나가고 전도는 좁은 채널을 통해서가 아니라 계면으로부터 멀어지고 기판에서 더 깊은 곳으로 뻗어나가는 더 넓은 2차원 또는 3차원 전류 분포를 통해서 이루어집니다.이 영역의 시작은 드레인 근처에 채널 영역이 부족하다는 것을 나타내는 핀치 오프(pinch-off)라고도 합니다.채널이 장치의 전체 길이를 연장하지는 않지만, 드레인과 채널 사이의 전기장이 매우 높고, 전도가 계속됩니다.이제 드레인 전류는 드레인 전압에 약하게 의존하며 주로 게이트 소스 전압에 의해 제어되며 대략 다음과 같이 모델링됩니다.

{\displaystyle I_{\text{D}}={\frac {\mu _{n}C_{\text{ox}}{2}}{\frac {W}{L}}\left[V_{\text{GS}}-V_{\text{th}}\right]^{2}\left[1+\lambda V_{\text{DS}}\right]}.

채널 길이 변조 파라미터인 λ와 관련된 추가 인자는 초기 효과로 인한 드레인 전압의 전류 의존성 또는 채널 길이 변조를 모델링합니다.이 식에 따르면, 주요 설계 변수인 MOSFET 트랜스컨덕턴스는 다음과 같습니다.

g_{m}={\frac {\partial I_{D}}{\partial V_{\text}GS}}}}}={\frac {2I_{\text{D}}}{V_{\text{GS}}-V_{\text{th}}}={\frac {2I_{\text{D}}}{V_{\text{ov}}},

여기서 V = V - V 조합을 과구동 전압이라고 하며, 여기서 V = V - V는 $I_{\text{D}}$ ${\displaystyle I_{\text$ {의 작은 불연속성을 설명합니다 $.$ $D}}:$ 그렇지 $I_{\text{D}}$ 않으면 삼극 영역과 포화 영역 사이의 전이에서 나타날 수 있습니다.

또 다른 주요 설계 파라미터는 다음과 같이 주어지는 MOSFET 출력 저항 r입니다_out.

r_{\text{out}}={\frac {1}{\text I_{\text}D}}}}}

.

r은 g $g_{\text{DS}}={\frac {\partial I_{\text{DS}}}{\partial V_{\text{DS}}}}$ = ∂ $g_{\text{DS}}={\frac {\partial I_{\text{DS}}}{\partial V_{\text{DS}}}}$ ∂ $g_{\text{DS}}={\frac {\partial I_{\text{DS}}}{\partial V_{\text{DS}}}}$ $g_{\text$ 의 역입니다. $DS}}}={\frac {\partial I_{\text}$ $DS}}}{\partial V_{\text{$ $DS}}}}.$ I는_D 포화영역에서의 표현입니다.

λ를 0으로 간주하면 소자의 무한 출력 저항이 발생하여 특히 아날로그 회로에서 비현실적인 회로 예측으로 이어집니다.

채널 길이가 매우 짧아지면 이러한 방정식은 상당히 부정확해집니다.새로운 물리적 효과가 발생합니다.예를 들어, 액티브 모드에서의 반송파 수송은 속도 포화에 의해 제한될 수 있습니다.속도 포화가 우세할 때 포화 드레인 전류는 V에서_GS 2차보다 거의 선형입니다.운반체는 준탄성 운반체로 알려진 산란이 거의 없는 상태에서 운반합니다.탄도 영역에서 캐리어는 포화 속도를 초과할 수 있는 주입 속도로 이동하고 높은 반전 전하 밀도에서 페르미 속도에 접근합니다.또한, 드레인 유도 장벽 강하는 오프 상태(cutoff) 전류를 증가시키고 보상하기 위해 문턱 전압을 증가시켜야 하므로 포화 전류가 감소합니다.^[24]^[25]^{[verification needed]}

신체효과

반도체에서 에너지 밴드의 점유는 반도체 에너지 밴드 에지에 대한 페르미 레벨의 위치에 의해 설정됩니다.소스-바디 pn-접합의 소스-기판 역 바이어스의 적용은 전자와 정공에 대한 페르미 레벨 사이의 분열을 도입하여 채널에 대한 페르미 레벨을 밴드 에지에서 더 멀리 이동시켜 채널의 점유율을 낮춥니다.그 효과는 그림에서 볼 수 있듯이 채널을 설정하는 데 필요한 게이트 전압을 높이는 것입니다.역방향 바이어스의 적용에 의한 이러한 채널 강도의 변화를 '몸체 효과'라고 합니다.

간단히 말해서, nMOS 예를 사용하여, 게이트-바디 바이어스_GB V는 전도-대역 에너지 레벨을 위치시키는 반면, 소스-바디 바이어스 V는_SB 전자 페르미 레벨을 인터페이스 근처에 위치시켜 인터페이스 근처에 이러한 레벨의 점유를 결정하고, 따라서 반전 층 또는 채널의 강도를 결정합니다.

채널에 미치는 차체 효과는 다음 식으로 근사화된 임계값 전압의 수정을 사용하여 설명할 수 있습니다.

V_{\text{TB}}=V_{T0}+\gamma \left ({\sqrt {V_{\text}SB}}+2\varphi _{B}}-{\sqrt {2\varphi _{B}}\right),

여기서 V는 기판 바이어스가 존재하는 임계 전압이고 V는 임계 전압의 0-V 값이며, γ $\gamma$ {\ $displaystyle$ \gamma }은 신체 효과 파라미터이며, 2 φ은 V = 0이고 게이트 바이어스가 채널이 존재함을 보장하기에 충분할 때 공핍층 전체의 표면과 벌크 사이의 대략적인 전위 강하입니다.이 식을 통해 알 수 있듯이, 역 바이어스_SB V > 0은 문턱 전압 V를_TB 증가시키기 때문에 채널이 채워지기 전에 더 큰 게이트 전압을 요구합니다.

차체는 두 번째 게이트로 작동할 수 있으며, 때때로 "백 게이트"라고 합니다. 차체 효과는 때때로 "백 게이트 효과"라고 불립니다.^[27]

회로기호

MOSFET에는 다양한 기호가 사용됩니다.기본 설계는 일반적으로 채널에 대한 라인으로 소스와 드레인이 직각으로 방치된 다음 채널과 동일한 방향으로 직각으로 뒤로 구부러지는 것입니다.때때로 강화 모드에는 세 개의 선분이 사용되고 공핍 모드에는 실선이 사용됩니다(공핍 모드 및 강화 모드 참조).다른 선은 게이트에 대한 채널과 평행하게 그립니다.

표시된 경우 벌크 또는 바디 연결은 채널 후면에 pMOS 또는 nMOS를 나타내는 화살표로 연결됩니다. 화살표는 항상 P에서 N을 가리키므로 NMOS(P-웰 또는 P-기판의 N채널)는 화살표가 (벌크에서 채널을 가리키게 됩니다.벌크가 소스에 연결되어 있는 경우(일반적으로 개별 장치의 경우와 마찬가지로) 트랜지스터에서 나가는 소스와 만나는 각도가 조정되기도 합니다.벌크가 표시되지 않는 경우(일반적으로 일반적인 벌크인 IC 설계의 경우에 종종 해당됨), 반전 기호가 PMOS를 나타내기 위해 사용되는 경우가 있으며, 또는 소스의 화살표가 바이폴라 트랜지스터(nMOS의 경우 out, pMOS의 경우)와 동일한 방식으로 사용될 수도 있습니다.

강화 모드 및 공핍 모드 MOSFET 심볼과 JFET 심볼의 비교.기호의 방향(가장 중요하게는 드레인에 대한 소스 위치)은 양의 전압이 적은 양의 전압보다 페이지에 더 높게 나타나 기존의 전류가 페이지를 "아래로" 흐르는 것을 의미합니다.^[28]^[29]^[30]

	JFET	모스펫	MOSFET(벌크 없음)		모스펫
P채널
N채널

G, S, D에 라벨이 붙어 있지 않은 도식에서 기호의 세부 특징은 어떤 단자가 소스이고 어떤 단자가 드레인인지 나타냅니다.강화 모드 및 공핍 모드 MOSFET 심볼(2열 및 5열)의 경우, 소스 단자는 삼각형에 연결된 단자입니다.또한 이 그림에서 게이트는 "L"자 모양으로 표시되어 있으며, 입력 레그가 D보다 S에 가까워 어느 쪽인지도 나타냅니다.그러나 이러한 기호는 종종 (이 페이지의 다른 부분과 마찬가지로) "T"자 모양의 게이트로 그려지므로 소스 단자를 나타내기 위해 의존해야 하는 것이 삼각형입니다.

벌크(bulk) 또는 본문(body) 터미널이 표시된 기호의 경우, 여기서는 내부적으로 소스에 연결된 것으로 표시됩니다(즉, 2열과 5열의 다이어그램에서 검은 삼각형).이것은 일반적인 구성이지만 중요한 구성은 결코 아닙니다.일반적으로 MOSFET은 4단자 장치이며 집적 회로에서 많은 MOSFET이 본체 연결을 공유하며 반드시 모든 트랜지스터의 소스 단자에 연결될 필요는 없습니다.

적용들

마이크로프로세서 및 메모리 장치와 같은 디지털 집적 회로는 각각의 장치에 수천 내지 수백만 내지 수십억 개의 집적 MOSFET 트랜지스터를 포함하며, 논리 게이트 및 데이터 저장을 구현하는데 필요한 기본적인 스위칭 기능을 제공합니다.이산형 장치는 스위치 모드 전원 공급 장치, 가변 주파수 드라이브 및 각 장치가 수천 와트를 스위칭할 수 있는 기타 전력 전자 장치 응용 분야에 널리 사용됩니다.UHF 스펙트럼까지의 무선 주파수 증폭기는 아날로그 신호 및 전력 증폭기로서 MOSFET 트랜지스터를 사용합니다.무선 시스템은 또한 MOSFET을 발진기 또는 믹서로 사용하여 주파수를 변환합니다.MOSFET 장치는 또한 퍼블릭 어드레스 시스템, 사운드 강화 및 가정 및 자동차 사운드 시스템을^{[citation needed]} 위한 오디오-주파수 전력 증폭기에 적용됩니다.

MOS 집적 회로

오염을 이전에 필요하다고 생각하지 않았던 수준으로 줄이기 위한 클린 룸의 개발과 회로를 몇 단계로 만드는 포토리소그래피^[31] 및 평면 공정의 개발에 이어, Si-SiO₂ 시스템은 낮은 생산 비용(회로당 기준)과 집적의 용이성이라는 기술적 매력을 지녀왔습니다.주로 이 두 가지 요인 때문에 MOSFET은 IET(Institute of Engineering and Technology)에서 가장 널리 사용되는 트랜지스터 유형이 되었습니다.^{[citation needed]}

General Microelectronics는 1964년에 최초로 상업용 MOS 집적 회로를 도입했습니다.^[32]또한, CMOS로 알려진 하나의 하이/로우 스위치에 두 개의 상보적인 MOSFET(P-channel 및 N-channel)을 결합하는 방법은 디지털 회로가 실제로 스위칭되는 경우를 제외하고는 전력을 매우 적게 방출한다는 것을 의미합니다.

1970년부터 시작된 초기의 마이크로프로세서는 모두 MOS 마이크로프로세서였습니다. 즉, 완전히 PMOS 로직으로 제조되거나 완전히 NMOS 로직으로 제조되었습니다.1970년대에 MOS 마이크로프로세서는 종종 CMOS 마이크로프로세서와 양극성 비트 슬라이스 프로세서와 대조되었습니다.^[33]

CMOS 회로

MOSFET은 디지털 상보적 금속-산화물-반도체(CMOS) 로직에 사용되며,^[34] 이 로직은 p-채널 및 n-채널 MOSFET을 구성 블록으로 사용합니다.점점 더 많은 트랜지스터가 더 작은 칩에 포함되기 때문에 집적 회로에서 과열은 주요 관심사입니다.CMOS 로직은 전류가 흐르지 않기 때문에(이상적으로) 전력 소모가 줄어듭니다. 따라서 로직 게이트에 대한 입력이 전환되는 경우를 제외하고는 전력이 소모되지 않습니다.CMOS는 모든 nMOSFET을 pMOSFET으로 보완하고 두 게이트와 두 드레인을 함께 연결함으로써 이러한 전류 감소를 달성합니다.게이트의 전압이 높으면 nMOSFET이 전도되고 pMOSFET이 전도되지 않으며 게이트의 전압이 낮으면 그 반대가 됩니다.전압이 한 상태에서 다른 상태로 이동하는 전환 시간 동안 두 MOSFET 모두 짧게 전도됩니다.이를 통해 전력 소모와 발열을 크게 줄일 수 있습니다.

디지털.

마이크로프로세서와 같은 디지털 기술의 성장은 다른 어떤 실리콘 기반 트랜지스터보다 MOSFET 기술을 더 빨리 발전시킬 수 있는 동기를 제공했습니다.^[35]디지털 스위칭을 위한 MOSFET의 큰 장점은 게이트와 채널 사이의 산화물 층이 게이트를 통해 DC 전류가 흐르는 것을 막아 전력 소모를 더욱 줄이고 매우 큰 입력 임피던스를 제공한다는 것입니다.게이트와 채널 사이의 절연 산화물은 초기 및 후기 단계로부터 하나의 논리 단계의 MOSFET을 효과적으로 격리시켜 단일 MOSFET 출력이 상당한 수의 MOSFET 입력을 구동할 수 있게 합니다.바이폴라 트랜지스터 기반 로직(예: TTL)은 이러한 높은 팬아웃 용량을 가지고 있지 않습니다.또한 이러한 분리를 통해 설계자는 논리 단계 간의 로딩 효과를 독립적으로 어느 정도 무시할 수 있습니다.그 정도는 동작 주파수에 의해 정의됩니다. 주파수가 증가하면 MOSFET의 입력 임피던스가 감소합니다.

아날로그

디지털 회로에서 MOSFET의 장점이 모든 아날로그 회로에서 우월함으로 이어지지는 않습니다.두 종류의 회로는 트랜지스터 동작의 서로 다른 특징을 이용합니다.디지털 회로가 전환되어 대부분의 시간을 완전히 켜거나 완전히 꺼지는 데 사용합니다.하나에서 다른 하나로의 전환은 필요한 속도 및 충전과 관련된 문제일 뿐입니다.아날로그 회로는 V에_gs 대한 작은 변화가 출력(드레인) 전류를 변조할 수 있는 전이 영역에서의 작동에 따라 달라집니다.JFET 및 양극성 접합 트랜지스터(BJT)는 회로 온도 변화에 따라 성능을 예측 가능하게 유지하는 것을 단순화하는 정확한 정합(집적 회로의 인접 장치), 높은 트랜스 컨덕턴스 및 특정 온도 특성에 선호됩니다.

그럼에도 불구하고, MOSFET은 자체적인 장점(제로 게이트 전류, 높고 조정 가능한 출력 임피던스 및 향상된 견고성 대) 때문에 많은 유형의 아날로그 회로에 널리 사용됩니다.이미터 염기를 가볍게 분해해도 영구적으로 분해될 수 있는 BJT).^[vague]많은 아날로그 회로의 특성과 성능은 사용되는 MOSFET의 크기(길이와 폭)를 변경함으로써 확장되거나 축소될 수 있습니다.이에 비해 양극형 트랜지스터는 다른 스케일링 법칙을 따릅니다.게이트 전류(0) 및 드레인-소스 오프셋 전압(0)에 대한 MOSFET의 이상적인 특성은 또한 거의 이상적인 스위치 소자로 만들고 스위치드 커패시터 아날로그 회로를 실용화합니다.선형 영역에서 MOSFET은 BJT보다 훨씬 높은 제어 저항을 가질 수 있는 정밀 저항기로 사용될 수 있습니다.고전력 회로에서 MOSFET은 BJT처럼 열폭주를 겪지 않는 장점이 있습니다.^{[dubious – discuss]}이것은 더 작은 공간에서 더 간단한 제작 기술로 실리콘 칩에 완전한 아날로그 회로를 만들 수 있다는 것을 의미합니다.MOSFETS는 유도성 킥백에 대한 내성 때문에 유도성 부하를 전환하는 데 이상적으로 적합합니다.

일부 IC는 단일 혼합 신호 집적 회로에 아날로그 및 디지털 MOSFET 회로를 결합하여 필요한 보드 공간을 더욱 줄입니다.이로 인해 칩 레벨에서 아날로그 회로를 디지털 회로에서 분리할 필요성이 생겨 분리 링과 SOI(Silicon On Insulator)를 사용하게 됩니다.MOSFET은 BJT보다 주어진 양의 전력을 처리하기 위해 더 많은 공간을 필요로 하기 때문에, 제조 공정은 BJT와 MOSFET을 단일 장치에 통합할 수 있습니다.혼합 트랜지스터 소자는 단지 하나의 BJT-FET만을 포함하는 경우에는 Bi-FET(양극성 FET)라고 불리고, 상보적인 BJT-FET을 포함하는 경우에는 BiCMOS(양극성 CMOS)라고 불립니다.이러한 장치는 절연 게이트와 전류 밀도가 높다는 장점이 있습니다.

아날로그 스위치

MOSFET 아날로그 스위치는 켜지면 아날로그 신호를 전달하고 꺼지면 고임피던스로 사용합니다.신호는 MOSFET 스위치를 통해 양방향으로 흐릅니다.이 애플리케이션에서, MOSFET 교환의 드레인과 소스는 소스/드레인 전극의 상대 전압에 따라 배치됩니다.소스는 N-MOS의 경우 더 부정적인 면이거나 P-MOS의 경우 더 긍정적인 면입니다. 이러한 모든 스위치는 게이트 소스, 게이트 드레인 및 소스-드레인 전압에 의해 통과하거나 정지할 수 있는 신호에 제한이 있습니다. 전압, 전류 또는 전력 한계를 초과하면 스위치가 손상될 수 있습니다.

단형

이 아날로그 스위치는 P 또는 N 타입의 4단자 단순 MOSFET을 사용합니다.

n형 스위치의 경우 바디는 가장 음의 공급장치(보통 GND)에 연결되며 게이트는 스위치 제어장치로 사용됩니다.MOSFET은 게이트 전압이 소스 전압을 적어도 임계 전압만큼 초과할 때마다 도통합니다.전압이 높을수록 MOSFET의 도통이 증가합니다.N-MOS 스위치는 V_gate - V 미만의_tn 모든 전압을 통과시킵니다. 스위치가 도통되면 소스 전압과 드레인 전압이 거의 동일하므로 일반적으로 선형(또는 오믹) 동작 모드로 작동합니다.

P-MOS의 경우, 바디는 가장 양의 전압에 연결되고 게이트는 스위치를 켜기 위해 더 낮은 전위에 도달합니다.P-MOS 스위치는 V_gate - V보다_tp 높은 전압을 모두 통과시킵니다(향상 모드 P-MOS의 경우 임계값 전압 V는_tp 음).

듀얼타입(CMOS)

이 "상보" 또는 CMOS 유형의 스위치는 단일 유형 스위치의 한계에 대응하기 위해 P-MOS와 N-MOS FET를 하나 사용합니다.FET에는 드레인과 소스가 병렬로 연결되어 있고, P-MOS의 몸체는 고전위(V_DD)에 연결되어 있으며, N-MOS의 몸체는 저전위(gnd)에 연결되어 있습니다.스위치를 켜기 위해 P-MOS의 게이트는 저전위로 구동되고 N-MOS의 게이트는 고전위로 구동됩니다.V_DD - V와_tn gnd - V_tp 사이의 전압의 경우 두 FET가 신호를 전도하고 gnd - V 미만의_tp 전압의 경우 N-MOS가 단독으로 전도하며 V_DD - V보다_tn 큰 전압의 경우 P-MOS가 단독으로 전도합니다.

이 스위치의 전압 한계는 두 FET의 게이트 소스, 게이트 드레인 및 소스 드레인 전압 한계입니다.또한 P-MOS는 일반적으로 N-MOS보다 2~3배 더 넓으므로 스위치는 두 방향의 속도를 위해 균형을 잡게 됩니다.

삼상태 회로는 때때로 CMOS MOSFET 스위치를 출력에 통합하여 전원이 켜지면 낮은 옴의 풀-레인지 출력을 제공하고, 꺼지면 높은 옴의 중간 레벨 신호를 제공합니다.

시공

게이트소재

게이트 재료의 주요 기준은 우수한 도체라는 것입니다.고도로 도핑된 다결정 실리콘은 수용 가능하지만 확실히 이상적인 도체는 아니며, 표준 게이트 재료로서의 역할에 있어서 더 많은 기술적 결함을 겪기도 합니다.그럼에도 불구하고 폴리실리콘의 사용을 선호하는 몇 가지 이유가 있습니다.

문턱 전압(그리고 결과적으로 드레인 대 소스 온전류)은 게이트 재료와 채널 재료 사이의 일함수 차이에 의해 변경됩니다.폴리실리콘은 반도체이기 때문에 도핑의 종류와 수준을 조절하여 일함수를 조절할 수 있습니다.또한, 폴리실리콘은 기저 실리콘 채널과 동일한 밴드갭을 갖기 때문에, NMOS 및 PMOS 소자 모두에 대해 낮은 문턱 전압을 달성하도록 일함수를 조정하는 것은 매우 간단합니다.반대로 금속의 일함수는 쉽게 변조되지 않으므로 낮은 문턱 전압(LVT)을 얻기 위해 일함수를 조정하는 것은 중요한 과제가 됩니다.또한, PMOS 및 NMOS 디바이스 모두에서 저임계값 디바이스를 획득하기 위해서는 디바이스 타입별로 상이한 금속을 사용해야 하는 경우가 있습니다.
실리콘-SiO₂ 계면은 잘 연구되어 왔고 결함이 비교적 적은 것으로 알려져 있습니다.대조적으로 많은 금속 절연체 인터페이스에는 페르미 레벨 피닝, 충전 또는 궁극적으로 장치 성능을 저하시키는 다른 현상을 초래할 수 있는 상당한 수준의 결함이 포함되어 있습니다.
MOSFETIC 제조 공정에서, 더 우수한 성능의 트랜지스터를 만들기 위해 특정 고온 단계 이전에 게이트 재료를 증착하는 것이 좋습니다.이러한 고온 단계는 일부 금속을 녹여서 금속-게이트 기반 공정에서 사용할 수 있는 금속의 종류를 제한합니다.

폴리실리콘 게이트는 지난 20년간 사실상의 표준이었지만, 향후 금속 게이트로 대체될 가능성이 있는 단점이 있습니다.이러한 단점은 다음과 같습니다.

폴리실리콘은 물질을 통한 신호 전파 속도를 감소시키는 훌륭한 도체(금속보다 저항이 약 1000배 높음)가 아닙니다.도핑 수준을 높여 저항률을 낮출 수 있지만, 고도로 도핑된 폴리실리콘도 대부분의 금속처럼 전도성이 높지 않습니다.전도성을 더욱 향상시키기 위해, 때때로 텅스텐, 티타늄, 코발트, 그리고 최근에는 니켈과 같은 고온의 금속이 폴리실리콘의 최상층과 합금화됩니다.그러한 혼합된 물질을 실리사이드라고 합니다.실리사이드-폴리실리콘 조합은 폴리실리콘 단독보다 더 우수한 전기적 특성을 가지며, 후속 공정에서 여전히 녹지 않습니다.또한 실리사이드 물질이 채널 근처에 있지 않기 때문에 문턱 전압이 폴리실리콘 단독일 때보다 크게 높지 않습니다.게이트 전극과 소스 및 드레인 영역 모두에 실리사이드가 형성되는 공정을 살리사이드, 자기 정렬 실리사이드(self-alignal-aligned silicide.
트랜지스터가 극도로 축소될 경우, 최첨단 기술에서 게이트 유전체 층을 약 1 nm로 매우 얇게 만들어야 합니다.여기서 관찰되는 현상은 소위 폴리 디플리션(poly depletion)으로서, 트랜지스터가 반전 상태에 있을 때 게이트 유전체 옆의 게이트 폴리실리콘층에 디플리션층이 형성되는 것입니다.이러한 문제를 방지하기 위해 금속 게이트가 필요합니다.탄탈륨, 텅스텐, 탄탈륨 나이트라이드 및 티타늄 나이트라이드와 같은 다양한 금속 게이트가 일반적으로 고κ 유전체와 함께 사용됩니다.대안은 FUSI로 알려진 공정인 완전 실리사이드 폴리실리콘 게이트를 사용하는 것입니다.

현재의 고성능 CPU는 금속 게이트 기술과 더불어 κ, 금속 게이트(HKMG)로 알려진 조합인 κ 유전체를 함께 사용합니다.금속 게이트의 단점은 다음과 같은 몇 가지 기술로 극복할 수 있습니다.^[36]

문턱 전압은 고 κ 유전체와 주 금속 사이에 얇은 "일함수 금속" 층을 포함하여 조정됩니다.이 층은 충분히 얇아서 게이트의 전체 작업 기능은 주 금속 및 얇은 금속 작업 기능 모두에 의해 영향을 받습니다(어닐링 중 합금화로 인해 또는 단순히 얇은 금속에 의한 불완전한 스크리닝으로 인해).따라서 문턱 전압은 얇은 금속층의 두께에 의해 조정될 수 있습니다.
고 κ 유전체는 현재 잘 연구되고 있으며, 결함도 잘 이해되고 있습니다.
HKMG 공정은 금속이 고온 어닐링을 경험할 필요가 없는 공정이 존재하며, 다른 공정은 어닐링 단계에서 살아남을 수 있는 금속을 선택합니다.

절연체

장치가 작아지면 절연 층이 얇아지고 열산화 또는 실리콘(LOCOS)의 국부 산화 단계를 통해 종종 발생합니다.나노 스케일 디바이스의 경우, 채널에서 게이트 전극으로 절연체를 통해 캐리어의 터널링이 어느 시점에서 발생합니다.결과적인 누설 전류를 줄이기 위해 절연체는 유전율이 높은 물질을 선택함으로써 더 얇게 만들 수 있습니다.두께와 유전 상수가 어떻게 연관되어 있는지를 알아보기 위해 가우스의 법칙은 장과 전하 사이를 다음과 같이 연결합니다.

Q=\kappa \epsilon _{0}E,

Q = 전하 밀도, κ = 유전율, ε = 빈 공간 유전율, E = 전기장.이 법칙에 따르면 κ이 증가할 경우 더 낮은 필드에서 채널에 동일한 전하를 유지할 수 있습니다.게이트의 전압은 다음과 같이 제공됩니다.

V_{\text{G}}=V_{\text{ch}}+E\,t_{\text{ins}}=V_{\text{ch}}+{\frac {Qt_{\text{ins}}}{\kappa \epsilon _{0}}

V = 게이트 전압, V = 절연체 채널 측 전압, t = 절연체 두께.이 식은 절연체 두께가 증가할 때 κ이 증가하여 t / κ = 일정하게 유지된다면 게이트 전압이 증가하지 않음을 보여줍니다(자세한 내용은 고 κ 유전체에 대한 기사를 참조하고, 게이트 산화물 누출에 대한 이 기사의 섹션 참조).

MOSFET의 절연체는 LOCOS에 의해 형성된 실리콘 산화물이 될 수 있는 유전체이지만 다른 많은 유전체 재료가 사용됩니다.유전체가 게이트 전극 바로 아래와 MOSFET의 채널 위에 있기 때문에 유전체의 총칭은 게이트 유전체입니다.

접합설계

소스-바디 및 드레인-바디 접합은 크게 세 가지 요인으로 인해 많은 관심의 대상이 되고 있습니다: 그들의 설계는 소자의 전류-전압(I-V) 특성에 영향을 미치고, 출력 저항을 감소시키며, 또한 접합 용량의 부하 효과를 통해 소자의 속도에 영향을 미치고, 마지막으로,접속부 누설로 인한 대기 전력 소산의 구성 요소.

문턱 전압의 드레인 유도 배리어 강하와 I-V 곡선에 대한 채널 길이 변조 효과는 얕은 접합 확장을 사용함으로써 감소됩니다.또한, 헤일로 도핑(halo doping)이 사용될 수 있으며, 즉, 고갈 영역의 범위를 제한하기 위해 접합 벽에 대한 바디 타이트(body tight)와 동일한 도핑 유형의 매우 얇은 중도핑 영역을 추가할 수 있습니다.^[37]

대부분의 접촉 영역이 실리콘 대신 두꺼운 유전체와 경계를 이루도록 하는 융기된 소스 및 드레인 기하학적 구조를 사용함으로써 용량 효과가 제한됩니다.^[38]

접합부 디자인의 이러한 다양한 특징이 그림에 표시되어 있습니다(예술적 라이센스 포함).

스케일링

(디지털 로직에 사용되는 것처럼) MOSFET은 지난 수십 년 동안 지속적으로 크기가 축소되었습니다. 일반적인 MOSFET 채널 길이는 한때 수 마이크로미터였지만, 현대 집적 회로는 채널 길이가 수십 나노미터인 MOSFET을 통합하고 있습니다.Robert Dennard의 확장 이론에 대한 연구는 이러한 지속적인 축소가 가능하다는 것을 인식하는 데 중추적인 역할을 했습니다.인텔은 2009년 말에 32 nm의 기능 크기를 가진 공정의 생산을 시작했습니다.반도체 산업은 MOSFET 개발의 속도를 ^[39]설정하는 "로드맵"인 ITRS를 유지하고 있습니다.역사적으로 MOSFET의 크기를 줄이는 것은 반도체 장치 제작 프로세스와 관련이 있으며, 매우 낮은 전압을 사용해야 하며, 회로 재설계와 혁신이 필요한 전기 성능 저하와 관련이 있습니다(작은 MOSFET은 더 높은 누설 전류와 더 낮은 출력 저항을 나타냄).

몇 가지 이유로 더 작은 MOSFET이 바람직합니다.트랜지스터를 작게 만드는 주된 이유는 주어진 칩 영역에 점점 더 많은 장치를 포장하기 위해서입니다.이렇게 하면 면적이 작은 칩에서 동일한 기능을 갖거나, 같은 면적에서 더 많은 기능을 갖는 칩이 됩니다.반도체 웨이퍼의 제조 비용은 비교적 고정되어 있기 때문에 집적 회로당 비용은 주로 웨이퍼당 생산 가능한 칩의 개수와 관련이 있습니다.따라서 IC가 작으면 웨이퍼당 칩 수가 많아져 칩당 가격이 낮아집니다.실제로 지난 30년 동안 새로운 기술 노드가 도입되면 칩당 트랜지스터 수는 2~3년마다 두 배씩 증가했습니다.예를 들어, 45 nm 기술로 제작된 마이크로프로세서의 MOSFET 수는 65 nm 칩의 MOSFET 수보다 두 배 더 많을 수 있습니다.이러한 트랜지스터 밀도의 두 배 증가는 1965년 고든 무어에 의해 처음 관측되었으며 일반적으로 무어의 법칙이라고 불립니다.^[40]소형 트랜지스터의 전환 속도도 빨라질 것으로 예상됩니다.예를 들어, 크기를 줄이기 위한 한 가지 접근법은 모든 디바이스 치수를 비례적으로 줄여야 하는 MOSFET의 스케일링입니다.주 장치 치수는 채널 길이, 채널 폭 및 산화물 두께입니다.동일한 인자에 의해 크기가 작아지면 트랜지스터 채널 저항은 변하지 않는 반면 게이트 용량은 해당 인자에 의해 줄어듭니다.따라서 트랜지스터의 RC 지연은 유사한 인자로 확장됩니다.전통적으로 이전 기술이 그러했지만, 트랜지스터 치수의 최첨단 MOSFET 감소가 반드시 칩 속도를 높이는 것은 아닙니다. 왜냐하면 상호 연결로 인한 지연이 더 크기 때문입니다.

마이크로미터보다 훨씬 작은 채널 길이를 갖는 MOSFET을 생산하는 것은 과제이며, 반도체 디바이스 제조의 어려움은 집적 회로 기술을 발전시키는 데 항상 제한 요소입니다.ALD와 같은 공정은 작은 구성 요소에 대한 제작을 개선했지만, MOSFET의 작은 크기(수십 나노미터 미만)로 인해 운영상의 문제가 발생했습니다.

더 높은 하위 임계값 전도

MOSFET 형상이 줄어들면 게이트에 인가할 수 있는 전압을 줄여야 신뢰성을 유지할 수 있습니다.성능을 유지하기 위해서는 MOSFET의 문턱 전압도 감소해야 합니다.문턱 전압이 낮아지면 트랜지스터를 완전 턴오프에서 완전 턴온으로 전환할 수 없고, 제한된 전압 스윙을 사용할 수 있습니다. 회로 설계는 온 케이스의 강한 전류와 오프 케이스의 낮은 전류 사이를 절충한 것이며, 응용 프로그램은 하나를 다른 하나보다 선호할지 여부를 결정합니다.과거에는 무시되었던 하위 임계값 누출(하위 임계값 전도, 게이트 산화물 누출 및 역 바이어스 접합 누출 포함)은 현재 최신 고성능 VLSI 칩의 총 전력 소비량의 절반 이상을 소비할 수 있습니다.^[41]^[42]

게이트-산화물 누출 증가

게이트와 채널 사이의 절연체 역할을 하는 게이트 산화물은 트랜지스터가 온일 때는 채널 전도도와 성능을 향상시키고 트랜지스터가 오프일 때는 서브 임계값 누설을 줄이기 위해 가능한 한 얇게 만들어야 합니다.그러나 약 1.2 nm 두께의 현재 게이트 산화물(실리콘에서 ~5 원자 두께)에서는 게이트와 채널 사이에 전자 터널링의 양자역학적 현상이 발생하여 전력 소비가 증가합니다.이산화규소는 전통적으로 게이트 절연체로 사용되어 왔습니다.그러나 이산화규소는 유전율이 약간 높습니다.게이트 유전체의 유전율을 높이면 높은 캐패시턴스(캐패시턴스는 유전율에 비례하고 유전 두께에 반비례함)를 유지하면서 두꺼운 층을 얻을 수 있습니다.다른 모든 것과 동일한 유전체 두께가 높을수록 게이트와 채널 사이의 유전체를 통한 양자 터널링 전류가 감소합니다.

45 나노미터 기술 노드로부터의 게이트 누설을 감소시키기 위해, IVb족 금속 실리케이트들, 예를 들어 하프늄 및 지르코늄 실리케이트들 및 산화물들과 같은 이산화규소(고- κ 유전체들로 지칭됨)보다 더 큰 유전 상수를 갖는 절연체들이 사용되고 있습니다.한편, 새로운 게이트 절연체의 장벽 높이는 중요한 고려 사항입니다. 반도체와 유전체 사이의 전도 대역 에너지 차이(및 상응하는 원자가 대역 에너지 차이)는 누설 전류 레벨에도 영향을 미칩니다.기존의 게이트 산화물인 이산화규소의 경우, 전자 장벽은 약 8 eV입니다.많은 대체 유전체의 경우 값이 상당히 낮아서 터널링 전류가 증가하는 경향이 있으며, 높은 유전율의 장점을 다소 부정합니다.최대 게이트 소스 전압은 상당한 누출이 발생하기 전에 게이트 유전체에 의해 유지될 수 있는 전기장의 세기에 따라 결정됩니다.절연성 유전체가 얇아지면 고정된 전압에 대해 절연성 유전체 내부의 전기장 강도가 높아집니다.이를 위해서는 더 얇은 유전체로 더 낮은 전압을 사용해야 합니다.

정션누출 증가

장치를 소형화하기 위해 접합 설계가 더욱 복잡해져서 도핑 수준이 높아지고 접합부가 얕아지며 "할로" 도핑 등이 ^[43]^[44]발생하여 드레인 유도 장벽이 낮아집니다(접합 설계의 섹션 참조).이러한 복잡한 접합을 유지하기 위해서는 손상 및 전기 활성 결함을 제거하기 위해 이전에 사용되었던 어닐링 단계를 축소하여^[45] 접합 누출을 증가시켜야 합니다.무거운 도핑은 또한 격자 손상 없이도 누설 전류를 증가시키는 더 얇은 공핍층 및 더 많은 재결합 중심과도 관련이 있습니다.

드레인 유도 배리어 하강 및 V_T 롤오프

Drain-induced barrier lowing (DIBL) and_T V rolloff: 짧은 채널 효과 때문에, 채널 형성은 전적으로 게이트에 의해 이루어지지 않지만, 이제 드레인과 소스도 채널 형성에 영향을 미칩니다.채널 길이가 감소함에 따라 소스 및 드레인의 공핍 영역이 서로 가까워지고 문턱 전압(V_T)이 채널 길이의 함수가 됩니다.이것을_T V 롤오프라고 합니다.V는_T 소스 전압 V에_DS 대한 드레인의 함수가 되기도 합니다.V를_DS 늘리면 고갈 영역의 크기가 커지고, V에_DS 의해 상당한 양의 전하가 고갈됩니다.그러면 채널을 형성하는 데 필요한 게이트 전압이 낮아지게 되고, 따라서_DS V가 증가함에 따라_T V가 감소하게 됩니다.이 효과를 DIBL(drain induced barrier lowing)이라고 합니다.

낮은 출력 저항

아날로그 작동의 경우, 양호한 이득을 얻기 위해서는 높은 MOSFET 출력 임피던스가 필요합니다. 즉, MOSFET 전류는 인가된 드레인 대 소스 전압에 따라 약간만 달라져야 합니다.장치가 작아질수록 이 두 전극의 근접성이 증가하여 드레인의 영향이 게이트의 영향과 더 성공적으로 경쟁하여 MOSFET 전류의 드레인 전압에 대한 민감도가 증가합니다.결과적인 출력 저항 감소를 방지하기 위해, 회로는 캐스코드 및 캐스케이드 증폭기와 같은 더 많은 장치를 필요로 하거나, 연산 증폭기를 사용하는 피드백 회로, 예를 들어 인접한 그림에 있는 회로와 같은 회로를 사용함으로써 더 복잡해집니다.

낮은 트랜스컨덕턴스

MOSFET의 트랜스컨덕턴스는 그 이득을 결정하고 적어도 낮은 드레인 전압에 대해서는 정공 또는 전자 이동도에 비례합니다.MOSFET 크기가 줄어들면 채널의 필드가 증가하고 도펀트 불순물 레벨이 증가합니다.두 변화 모두 캐리어 이동성을 감소시키고, 따라서 트랜스컨덕턴스가 감소합니다.드레인 전압이 비례적으로 감소하지 않으면서 채널 길이가 감소하여 채널 내 전기장이 상승하면 캐리어의 속도 포화가 발생하여 전류와 트랜스컨덕턴스가 제한됩니다.

인터커넥트 정전용량

종래, 스위칭 시간은 게이트의 게이트 캐패시턴스에 대략 비례했습니다.그러나 트랜지스터가 점점 작아지고 칩에 배치되는 트랜지스터가 늘어남에 따라 인터커넥트 커패시턴스(칩의 서로 다른 부분 사이의 금속 층 연결의 커패시턴스)는 커패시턴스의 큰 비율이 되고 있습니다.^[46]^[47]신호는 인터커넥트를 통해 이동해야 하므로 지연이 증가하고 성능이 저하됩니다.

발열량

집적 회로에서 MOSFET의 밀도가 계속 증가함에 따라 회로 작동을 저해할 수 있는 상당한 국부 발열 문제가 발생합니다.회로는 고온에서 더 느리게 작동하며 신뢰성이 떨어지고 수명이 짧습니다.현재 마이크로프로세서를 포함한 많은 집적 회로에는 히트 싱크 및 기타 냉각 장치 및 방법이 필요합니다.전력 모스펫은 열폭주의 위험이 있습니다.온도에 따라 온 상태 저항이 증가하면 부하가 거의 정전류 부하일 경우 전력 손실도 이에 상응하여 증가하여 추가 열이 발생합니다.히트 싱크가 온도를 충분히 낮게 유지하지 못할 경우 접합 온도가 빠르고 제어할 수 없게 상승하여 장치가 파괴될 수 있습니다.

공정변동

MOSFET이 작아지면서 트랜지스터의 많은 특성을 생성하는 실리콘의 원자 수가 감소하고 있으며, 그 결과 도펀트 수와 배치의 제어가 더 불규칙해지고 있습니다.칩 제조 중 무작위 공정 변동은 모든 트랜지스터 치수(길이, 폭, 접합 깊이, 산화물 두께 등)에 영향을 미치며, 트랜지스터가 축소됨에 따라 전체 트랜지스터 크기에서 차지하는 비율이 높아집니다.트랜지스터 특성은 덜 확실해지고 더 통계적이 됩니다.제조의 무작위적인 특성은 MOSFET이 실제로 어떤 특정한 예로 회로의 특정한 예로 끝날지 모른다는 것을 의미합니다.이러한 불확실성은 가능한 다양한 구성요소 MOSFET에 대해 설계가 작동해야 하기 때문에 최적의 설계가 필요하지 않습니다.공정 변동, 제조 가능성에 대한 설계, 신뢰성 공학 및 통계 공정 관리 참조.^[48]

모델링 과제

최신 IC는 최초로 제조된 로트에서 작업 회로를 얻는 것을 목표로 컴퓨터 시뮬레이션됩니다.장치가 소형화됨에 따라, 처리의 복잡성으로 인해 최종 장치의 모습을 정확하게 예측하기가 어려워지고, 물리적 프로세스의 모델링도 더욱 어려워지고 있습니다.또한 단순히 원자 공정의 확률적 특성으로 인한 구조의 미세한 변동은 통계적(결정론적) 예측을 필요로 합니다.이러한 요소들은 적절한 시뮬레이션과 "처음부터 제대로" 제조를 어렵게 만들기 위해 결합됩니다.

기타종류

듀얼 게이트

듀얼 게이트 MOSFET은 두 게이트가 모두 장치의 전류를 제어하는 테트로이드 구성입니다.드레인 측 게이트를 일정한 전위로 바이어싱하면 Miller 효과로 인한 이득 손실이 감소하여 캐스코드 구성에서 두 개의 개별 트랜지스터를 대체하는 무선 주파수 응용 분야에서 소형 신호 장치에 일반적으로 사용됩니다.RF 회로에서의 다른 일반적인 용도는 이득 제어 및 혼합(주파수 변환)을 포함합니다.테트로이드 설명은 정확하기는 하지만 진공관 테트로이드를 복제하지는 않습니다.스크린 그리드를 사용하는 진공관 테트로드는 삼극 진공관보다 훨씬 낮은 격자판 용량과 훨씬 높은 출력 임피던스 및 전압 이득을 나타냅니다.이러한 개선은 일반적으로 규모(10배) 이상입니다.(양극 접합이든 전계 효과든) 테트로이드 트랜지스터는 이러한 정도의 개선을 보이지 않습니다.

FinFET은 이중 게이트 실리콘 온 절연체 장치로, 짧은 채널의 영향을 완화하고 드레인 유도 장벽 저하를 줄이기 위해 도입되고 있는 많은 기하학적 구조 중 하나입니다.핀은 소스와 드레인 사이의 좁은 채널을 말합니다.핀의 양쪽에 있는 얇은 절연 산화물 층이 게이트로부터 그것을 분리합니다.핀 위에 두꺼운 산화물이 있는 SOI FinFET을 더블 게이트(double-gate)라고 하고 측면뿐만 아니라 위에 얇은 산화물이 있는 것을 트리플 게이트 FinFET이라고 합니다.^[49]^[50]

공핍 모드

공핍 모드 MOSFET 장치는 이미 설명된 표준 향상 모드 장치보다 덜 일반적으로 사용됩니다.게이트에서 소스로 전압이 0인 상태에서도 채널이 존재하도록 도핑된 MOSFET 장치입니다.채널을 제어하기 위해 게이트(n채널 장치의 경우)에 음의 전압이 인가되어 채널이 감소하므로 장치를 통한 전류 흐름이 줄어듭니다.기본적으로, 공핍 모드 장치는 정상적으로 닫힌(on) 스위치와 동일한 반면, 향상 모드 장치는 정상적으로 열린(off) 스위치와 동일합니다.^[51]

RF 영역에서의 낮은 노이즈 수치와 더 나은 이득 때문에, 이러한 장치는 TV 세트에서와 같은 RF 프론트엔드에서 바이폴라보다 선호되는 경우가 많습니다.

공핍 모드 MOSFET 제품군에는 지멘스와 텔레펑켄의 BF960과 1980년대 필립스(나중에 NXP 반도체가 됨)의 BF980이 있으며, 파생 제품은 여전히 AGC와 RF 믹서 프론트엔드에 사용됩니다.

금속 절연체 반도체 전계 효과 트랜지스터(MISFET)

금속 절연체 반도체 전계 효과 트랜지스터, 또는 MISFET은 MOSFET보다 더 일반적인 용어이며 절연 게이트 전계 효과 트랜지스터(IGFET)의 동의어입니다.^[52]^[53]^[54]모든 MOSFET은 MISFET이지만 모든 MISFET이 MOSFET인 것은 아닙니다.

MISFET에서 게이트 유전 절연체는 MOSFET에서 이산화규소이지만 다른 물질도 사용할 수 있습니다.게이트 유전체는 게이트 전극 바로 아래와 MISFET의 채널 위에 있습니다.금속이라는 용어는 현재 일반적으로 고도로 도핑된 폴리실리콘 또는 다른 비금속임에도 불구하고 역사적으로 게이트 재료에 사용됩니다.

절연체 유형은 다음과 같을 수 있습니다.

이산화규소(MOSFETs)
유기-기반 FET를 위한 유기 절연체(예를 들어, 도핑되지 않은 트랜스-폴리아세틸렌; 시아노에틸 풀룰란, CEP^[55]).^[54]

NMOS 로직

동일한 전류 구동 능력을 갖는 디바이스의 경우, n-채널 MOSFET은 p-채널 MOSFET보다 더 작게 만들어질 수 있는데, p-채널 전하 캐리어(홀)는 n-채널 전하 캐리어(전자)보다 더 낮은 이동성을 가지고 있고, 실리콘 기판 상에 한 종류의 MOSFET만 생산하는 것이 더 저렴하고 기술적으로 더 간단합니다.이것들이 n-채널 MOSFET을 독점적으로 사용하는 NMOS 로직 설계의 원동력이 되었습니다.그러나 CMOS 로직과 달리 누설 전류를 무시하면 스위칭이 이루어지지 않는 경우에도 NMOS 로직은 전력을 소모합니다.기술의 발전과 함께 CMOS 로직은 1980년대 중반 NMOS 로직을 대체하여 디지털 칩의 선호 프로세스가 되었습니다.

파워 모스펫

파워 모스펫은 다른 구조를 가지고 있습니다.^[56]대부분의 전원 장치와 마찬가지로 구조는 평면이 아닌 수직입니다.수직 구조를 사용하면 트랜지스터가 높은 차단 전압과 높은 전류를 모두 유지할 수 있습니다.트랜지스터의 전압 정격은 N-에피축 층의 도핑과 두께의 함수이며(단면 참조), 전류 정격은 채널 폭의 함수입니다(채널이 넓을수록 전류가 높음).평면 구조에서 전류 및 항복 전압 정격은 모두 채널 치수(채널의 너비 및 길이 각각)의 함수이므로 "실리콘 에스테이트"가 비효율적으로 사용됩니다.수직 구조에서 부품 면적은 이 부품이 유지할 수 있는 전류에 대략 비례하고 부품 두께(실제로 N-에피택셜 층 두께)는 항복 전압에 비례합니다.^[57]

측면 구조의 파워 모스펫은 주로 고급 오디오 앰프와 고출력 PA 시스템에 사용됩니다.이들의 장점은 수직 MOSFET보다 포화 영역(양극 트랜지스터의 선형 영역에 해당)에서 더 나은 동작을 한다는 것입니다.수직형 MOSFET은 용도 전환을 위해 설계되었습니다.^[58]

이중확산금속-산화물-반도체(DMOS)

LDMOS(lateral double-diffusion metal oxide semiconductor)와 VDMOS(vertical double-diffusion metal oxide semiconductor)가 있습니다.대부분의 전력 모스펫은 이 기술을 이용하여 만들어집니다.

RHBD(Radio-Hardened by Design)

반도체 서브마이크로미터 및 나노미터 전자 회로는 우주 공간과 같은 가혹한 방사선 환경에서 정상 허용 오차 내에서 작동하기 위한 주요 관심사입니다.RHBD(Radiation-Hardened by Design) 장치를 만들기 위한 설계 방법 중 하나는 ELT(closed-layout-transistor)입니다.일반적으로, MOSFET의 게이트는 ELT의 중앙에 배치된 드레인을 둘러싼다.MOSFET의 소스가 게이트를 둘러싸고 있습니다.또 다른 RHBD MOSFET은 H-Gate라고 불립니다.이 두 트랜지스터 모두 방사선에 대한 누설 전류가 매우 낮습니다.그러나, 그것들은 크기가 크고 표준 MOSFET보다 실리콘 위에 더 많은 공간을 차지합니다.구형 STI(shallow trench isolation) 설계에서, 실리콘 산화물 영역 근처의 방사선 타격은 방사선 유도 포획 전하의 축적으로 인해 표준 MOSFET의 모서리에서 채널 반전을 야기합니다.전하량이 충분히 큰 경우, 축적된 전하량은 표준 MOSFET의 채널 인터페이스(게이트) 근처의 채널을 따라 STI 표면 가장자리에 영향을 미칩니다.이로 인해 채널 가장자리를 따라 장치 채널 반전이 발생하여 오프 상태 누출 경로가 생성됩니다.그 후 장치가 켜집니다. 이 프로세스는 회로의 신뢰성을 심각하게 저하시킵니다.ELT는 표준 MOSFET에서 발생하는 게이트 에지에서 원하지 않는 표면 반전을 줄임으로써 신뢰성을 향상시키는 것을 포함하여 많은 이점을 제공합니다.게이트 에지가 ELT에 둘러싸이기 때문에 게이트 산화물 에지(게이트 인터페이스에서 STI)가 없으므로 트랜지스터 오프 상태 누출이 매우 줄어듭니다.우주왕복선과 위성의 컴퓨터, 통신장치, 모니터링 시스템 등 저전력 마이크로전자회로는 지구상에서 사용되는 것과는 매우 다릅니다.방사선(양성자나 중성자와 같은 고속 원자 입자, 지구 공간에서의 태양 플레어 자기 에너지 발산, X선, 감마선과 같은 에너지가 넘치는 우주선 등) 내성 회로입니다.이 특수 전자 장치는 우주 비행사들의 안전한 우주 여행과 안전한 우주 유영을 보장하기 위해 RHBD MOSFET을 사용하여 다양한 기술을 적용하여 설계되었습니다.

참고 항목

플로팅 게이트 MOSFET – 게이트가 전기적으로 격리되는 MOSFET 유형
BSIM – 집적 회로 설계를 위한 MOSFET 트랜지스터 모델 제품군
ggNMOS – ESD(Electrostatic Discharge) 보호 장치
고전자-이동성 트랜지스터 – 전계 효과 트랜지스터 유형
다결정 실리콘 공핍 효과 – 다결정 실리콘 재료의 문턱전압 변화
트랜지스터 모델 – 전자 장치에서 일어나는 물리적 프로세스 시뮬레이션
고유 다이오드 – 상당한 전력 레벨을 처리할 수 있는 MOSFET

참고문헌

^ ^a ^b Lilienfeld, Julius Edgar (1926-10-08) "전류를 제어하는 방법 및 장치" 미국 특허 1745175A
^ "D‐MOSFET OPERATION AND BIASING" (PDF). Archived (PDF) from the original on 2022-10-22.
^ Atalla, M.; Kahng, D. (1960). "Silicon-silicon dioxide field induced surface devices". IRE-AIEE Solid State Device Research Conference.
^ "1960 – Metal Oxide Semiconductor (MOS) Transistor Demonstrated". The Silicon Engine. Computer History Museum. Retrieved 2023-01-16.
^ Ross, Bassett (2002). To the Digital Age: Research Labs, Start-up Companies, and the Rise of MOS Technology. JHU Press. pp. 12–28.
^ "Intel 45nm Hi-k Silicon Technology". Intel. Archived from the original on July 5, 2007.
^ "memory components data book" (PDF). memory components data book. Intel. pp. 2–1. Archived from the original (PDF) on 4 March 2016. Retrieved 30 August 2015.
^ 090507 brunningsoftware.co.uk
^ Shichman, H. & Hodges, D. A. (1968). "Modeling and simulation of insulated-gate field-effect transistor switching circuits". IEEE Journal of Solid-State Circuits. SC-3 (3): 285–289. Bibcode:1968IJSSC...3..285S. doi:10.1109/JSSC.1968.1049902. Archived from the original on June 10, 2013.
^ 예를 들어, 최신 버전의 BSIM 모델 설명:
^ Gray, P. R.; Hurst, P. J.; Lewis, S. H. & Meyer, R. G. (2001). Analysis and Design of Analog Integrated Circuits (4th ed.). New York: Wiley. pp. 66–67. ISBN 978-0-471-32168-2.
^ van der Meer, P. R.; van Staveren, A.; van Roermund, A. H. M. (2004). Low-Power Deep Sub-Micron CMOS Logic: Subthreshold Current Reduction. Dordrecht: Springer. p. 78. ISBN 978-1-4020-2848-9.
^ Degnan, Brian. "Wikipedia fails subvt".
^ Mead, Carver (1989). Analog VLSI and Neural Systems. Reading, Massachusetts: Addison-Wesley. p. 370. ISBN 9780201059922.
^ Smith, Leslie S.; Hamilton, Alister (1998). Neuromorphic Systems: Engineering Silicon from Neurobiology. World Scientific. pp. 52–56. ISBN 978-981-02-3377-8.
^ Kumar, Satish (2004). Neural Networks: A Classroom Approach. Tata McGraw-Hill. p. 688. ISBN 978-0-07-048292-0.
^ Glesner, Manfred; Zipf, Peter; Renovell, Michel (2002). Field-programmable Logic and Applications: 12th International Conference. Dordrecht: Springer. p. 425. ISBN 978-3-540-44108-3.
^ Vittoz, Eric A. (1996). "The Fundamentals of Analog Micropower Design". In Toumazou, Chris; Battersby, Nicholas C.; Porta, Sonia (eds.). Circuits and systems tutorials. John Wiley and Sons. pp. 365–372. ISBN 978-0-7803-1170-1.
^ Shukla, Sandeep K.; Bahar, R. Iris (2004). Nano, Quantum and Molecular Computing. Springer. p. 10 and Fig. 1.4, p. 11. ISBN 978-1-4020-8067-8.
^ Srivastava, Ashish; Sylvester, Dennis; Blaauw, David (2005). Statistical Analysis and Optimization For VLSI: Timing and Power. Springer. p. 135. ISBN 978-0-387-25738-9.
^ Galup-Montoro, C. & Schneider, M. C. (2007). MOSFET modeling for circuit analysis and design. London/Singapore: World Scientific. p. 83. ISBN 978-981-256-810-6.
^ Malik, Norbert R. (1995). Electronic circuits: analysis, simulation, and design. Englewood Cliffs, New Jersey: Prentice Hall. pp. 315–316. ISBN 978-0-02-374910-0.
^ Sedra, A. S. & Smith, K. C. (2004). Microelectronic Circuits (5th ed.). Oxford University Press. p. 250, Eq. 4.14. ISBN 978-0-19-514251-8.
^ Gray, P. R.; Hurst, P. J.; Lewis, S. H.; Meyer, R. G. (2001). Analysis and design of analog integrated circuits (4th ed.). New York: Wiley. §1.5.2 p. 45. ISBN 978-0-471-32168-2.
^ Sedra, A. S. & Smith, K. C. (2004). Microelectronic circuits (5th ed.). New York: Oxford University Press. p. 552. ISBN 978-0-19-514251-8.
^ 단위 부피당 N의_A 벌크 억셉터 도핑을 갖는 균일하게 도핑된 p형 기판의 경우,
$\varphi _{B}={\frac {k_{B}T}{q}}\ln \left({\frac {N_{A}}{n_{i}}\right)\,$
대량의 단위 부피당 고유 이동통신사 밀도 n_i.예를 들면,
^ "Body effect". Equars.com. Archived from the original on 2014-11-10. Retrieved 2012-06-02.
^ "Electronic Circuit Symbols". circuitstoday.com. 9 November 2011. Archived from the original on 13 October 2014.
^ IEEE Std 315-1975 — Graphic Symbols for Electrical and Electronics Diagrams (Including Reference Designation Letters)
^ Jaeger, Richard C.; Blalock, Travis N. "Figure 4.15 IEEE Standard MOS transistor circuit symbols". Microelectronic Circuit Design (PDF). Archived (PDF) from the original on 2022-10-09.
^ "1955 – Photolithography Techniques Are Used to Make Silicon Devices". Computer History Museum. Retrieved 2012-06-02.
^ "1964 – First Commercial MOS IC Introduced".^{[영구 데드링크]}
^ Cushman, Robert H. (20 September 1975). "2-1/2-generation μP's-$10 parts that perform like low-end mini's" (PDF). EDN. Archived from the original (PDF) on 24 April 2016. Retrieved 8 August 2013.
^ "Computer History Museum – The Silicon Engine 1963 – Complementary MOS Circuit Configuration is Invented". Computerhistory.org. Retrieved 2012-06-02.
^ "Computer History Museum – Exhibits – Microprocessors". Computerhistory.org. Retrieved 2012-06-02.
^ "ReVera's FinFET Control". revera.com. Archived from the original on 19 September 2010.
^ Colinge, Jean-Pierre; Colinge, Cynthia A. (2002). Physics of Semiconductor Devices. Dordrecht: Springer. p. 233, Figure 7.46. ISBN 978-1-4020-7018-1.
^ Weber, Eicke R.; Dabrowski, Jarek, eds. (2004). Predictive Simulation of Semiconductor Processing: Status and Challenges. Dordrecht: Springer. p. 5, Figure 1.2. ISBN 978-3-540-20481-7.
^ "International Technology Roadmap for Semiconductors". Archived from the original on 2015-12-28.
^ "1965 – "Moore's Law" Predicts the Future of Integrated Circuits". Computer History Museum.
^ Roy, Kaushik; Yeo, Kiat Seng (2004). Low Voltage, Low Power VLSI Subsystems. McGraw-Hill Professional. Fig. 2.1, p. 44, Fig. 1.1, p. 4. ISBN 978-0-07-143786-8.
^ Vasileska, Dragica; Goodnick, Stephen (2006). Computational Electronics. Morgan & Claypool. p. 103. ISBN 978-1-59829-056-1.
^ "Frontier Semiconductor Paper" (PDF). Archived from the original (PDF) on February 27, 2012. Retrieved 2012-06-02.
^ Chen, Wai-Kai (2006). The VLSI Handbook. CRC Press. Fig. 2.28, p. 2–22. ISBN 978-0-8493-4199-1.
^ Lindsay, R.; Pawlak; Kittl; Henson; Torregiani; Giangrandi; Surdeanu; Vandervorst; Mayur; Ross; McCoy; Gelpey; Elliott; Pages; Satta; Lauwers; Stolk; Maex (2011). "A Comparison of Spike, Flash, SPER and Laser Annealing for 45nm CMOS". MRS Proceedings. 765. doi:10.1557/PROC-765-D7.4.
^ "VLSI wiring capacitance" (PDF). IBM Journal of Research and Development. 9 February 2021. Archived (PDF) from the original on 2022-10-09.^{[데드링크]}
^ Soudris, D.; Pirsch, P.; Barke, E., eds. (2000). Integrated Circuit Design: Power and Timing Modeling, Optimization, and Simulation (10th Int. Workshop). Springer. p. 38. ISBN 978-3-540-41068-3.
^ Orshansky, Michael; Nassif, Sani; Boning, Duane (2007). Design for Manufacturability And Statistical Design: A Constructive Approach. New York: Springer. ISBN 9780387309286.
^ Zeitzoff, P. M.; Hutchby, J. A.; Huff, H. R. (2002). "Figure 12: Simplified cross section of FinFET double-gate MOSFET". In Park, Yoon-Soo; Shur, Michael; Tang, William (eds.). Frontiers in electronics: future chips : proceedings of the 2002 Workshop on Frontiers in Electronics (WOFE-02), St Croix, Virgin Islands, USA, 6–11 January 2002. World Scientific. p. 82. ISBN 978-981-238-222-1.
^ Lee, J.-H.; Lee, J.-W.; Jung, H.-A.-R.; Choi, B.-K. (2009). "Comparison of SOI FinFETs and bulk FinFETs: Figure 2". Silicon-on-Insulator Technology and Devices. The Electrochemical Society. p. 102. ISBN 978-1-56677-712-4.
^ "Depletion Mode". Techweb. Techweb. 29 January 2010. Archived from the original on 31 October 2010. Retrieved 27 November 2010.
^ "MIS". Semiconductor Glossary. Archived from the original on 2017-01-22. Retrieved 2017-05-14.
^ Hadziioannou, Georges; Malliaras, George G. (2007). Semiconducting polymers: chemistry, physics and engineering. Wiley-VCH. ISBN 978-3-527-31271-9.
^ ^a ^b Jones, William (1997). Organic Molecular Solids: Properties and Applications. CRC Press. ISBN 978-0-8493-9428-7.
^ Xu, Wentao; Guo, Chang; Rhee, Shi-Woo (2013). "High performance organic field-effect transistors using cyanoethyl pullulan (CEP) high-k polymer cross-linked with trimethylolpropane triglycidyl ether (TTE) at low temperatures". Journal of Materials Chemistry C. 1 (25): 3955. doi:10.1039/C3TC30134F.
^ Baliga, B. Jayant (1996). Power Semiconductor Devices. Boston: PWS publishing Company. ISBN 978-0-534-94098-0.
^ "Power MOSFET Basics: Understanding MOSFET Characteristics Associated With The Figure of Merit". element14. Archived from the original on 5 April 2015. Retrieved 27 November 2010.
^ "Power MOSFET Basics: Understanding Gate Charge and Using It To Assess Switching Performance". element14. Archived from the original on 30 June 2014. Retrieved 27 November 2010.

외부 링크

반도체와 트랜지스터의 작동 원리(MOSFET)ThisOut.org
"Understanding power MOSFET data sheet parameters – Nexperia PDF Application Note AN11158" (PDF). Archived (PDF) from the original on 2022-10-09.
"An introduction to depletion-mode MOSFETs". Archived from the original on 28 September 2008.
"Power MOSFETs". Archived from the original on 2012-07-06. Retrieved 2010-03-04.
"Criteria for Successful Selection of IGBT and MOSFET Modules". Archived from the original on 2012-11-12. Retrieved 2018-12-16.
"MOSFET Process Step by Step". Archived from the original on 2009-08-22. Retrieved 2016-02-06. MOSFET의 제작 과정을 자세히 보여주는 Flash 슬라이드
"MOSFET Calculator". Archived from the original on 2008-05-27. Retrieved 2008-06-03.
"Advanced MOSFET issues". ecee.colorado.edu. 27 November 2010.
"MOSFET applet".
Nicolai, Ulrich; Reimann, Tobias; Petzoldt, Jürgen; Lutz, Josef (1998). Application Manual IGBT and MOSFET Power Modules (1st ed.). ISLE Verlag. ISBN 978-3-932633-24-9. Archived from the original on 2 March 2012.
Wintrich, Arendt; Nicolai, Ulrich; Tursky, Werner; Reimann, Tobias (2011). PDF-Version (PDF) (2nd ed.). Nuremberg: Semikron. ISBN 978-3-938843-66-6. Archived from the original (PDF) on 3 September 2013.
"MIT Open Courseware 6.002 – Spring 2007".
"MIT Open Courseware 6.012 – Fall 2009".
"Georgia Tech BJT and FET Slides".
"CircuitDesign: MOS Diffusion Parasitics". 14 December 2008.
Lundstrom, Mark (2008). "Course on Physics of Nanoscale Transistors". nanoHUB Papers.
Lundstrom, Mark (2005). "Notes on Ballistic MOSFETs". nanoHUB Papers.

[p1-1] Lilienfeld, Julius Edgar (1926-10-08) "전류를 제어하는 방법 및 장치" 미국 특허 1745175A

[depletion-2] "D‐MOSFET OPERATION AND BIASING" (PDF). Archived (PDF) from the original on 2022-10-22.

[3] Atalla, M.; Kahng, D. (1960). "Silicon-silicon dioxide field induced surface devices". IRE-AIEE Solid State Device Research Conference.

[4] "1960 – Metal Oxide Semiconductor (MOS) Transistor Demonstrated". The Silicon Engine. Computer History Museum. Retrieved 2023-01-16.

[5] Ross, Bassett (2002). To the Digital Age: Research Labs, Start-up Companies, and the Rise of MOS Technology. JHU Press. pp. 12–28.

[6] "Intel 45nm Hi-k Silicon Technology". Intel. Archived from the original on July 5, 2007.

[memory-7] "memory components data book" (PDF). memory components data book. Intel. pp. 2–1. Archived from the original (PDF) on 4 March 2016. Retrieved 30 August 2015.

[brunningsoftware_co_uk-FET-8] 090507 brunningsoftware.co.uk

[Hodges-9] Shichman, H. & Hodges, D. A. (1968). "Modeling and simulation of insulated-gate field-effect transistor switching circuits". IEEE Journal of Solid-State Circuits. SC-3 (3): 285–289. Bibcode:1968IJSSC...3..285S. doi:10.1109/JSSC.1968.1049902. Archived from the original on June 10, 2013.

[Hu-10] 예를 들어, 최신 버전의 BSIM 모델 설명:

[Gray-Meyer-11] Gray, P. R.; Hurst, P. J.; Lewis, S. H. & Meyer, R. G. (2001). Analysis and Design of Analog Integrated Circuits (4th ed.). New York: Wiley. pp. 66–67. ISBN 978-0-471-32168-2.

[vanRoermund-12] van der Meer, P. R.; van Staveren, A.; van Roermund, A. H. M. (2004). Low-Power Deep Sub-Micron CMOS Logic: Subthreshold Current Reduction. Dordrecht: Springer. p. 78. ISBN 978-1-4020-2848-9.

[13] Degnan, Brian. "Wikipedia fails subvt".

[14] Mead, Carver (1989). Analog VLSI and Neural Systems. Reading, Massachusetts: Addison-Wesley. p. 370. ISBN 9780201059922.

[Smith-Hamilton-15] Smith, Leslie S.; Hamilton, Alister (1998). Neuromorphic Systems: Engineering Silicon from Neurobiology. World Scientific. pp. 52–56. ISBN 978-981-02-3377-8.

[Kumar-16] Kumar, Satish (2004). Neural Networks: A Classroom Approach. Tata McGraw-Hill. p. 688. ISBN 978-0-07-048292-0.

[Conference-17] Glesner, Manfred; Zipf, Peter; Renovell, Michel (2002). Field-programmable Logic and Applications: 12th International Conference. Dordrecht: Springer. p. 425. ISBN 978-3-540-44108-3.

[18] Vittoz, Eric A. (1996). "The Fundamentals of Analog Micropower Design". In Toumazou, Chris; Battersby, Nicholas C.; Porta, Sonia (eds.). Circuits and systems tutorials. John Wiley and Sons. pp. 365–372. ISBN 978-0-7803-1170-1.

[Shukla-19] Shukla, Sandeep K.; Bahar, R. Iris (2004). Nano, Quantum and Molecular Computing. Springer. p. 10 and Fig. 1.4, p. 11. ISBN 978-1-4020-8067-8.

[Srivasta-20] Srivastava, Ashish; Sylvester, Dennis; Blaauw, David (2005). Statistical Analysis and Optimization For VLSI: Timing and Power. Springer. p. 135. ISBN 978-0-387-25738-9.

[Schneider-21] Galup-Montoro, C. & Schneider, M. C. (2007). MOSFET modeling for circuit analysis and design. London/Singapore: World Scientific. p. 83. ISBN 978-981-256-810-6.

[Malik-22] Malik, Norbert R. (1995). Electronic circuits: analysis, simulation, and design. Englewood Cliffs, New Jersey: Prentice Hall. pp. 315–316. ISBN 978-0-02-374910-0.

[Sedra2-23] Sedra, A. S. & Smith, K. C. (2004). Microelectronic Circuits (5th ed.). Oxford University Press. p. 250, Eq. 4.14. ISBN 978-0-19-514251-8.

[Gray-Meyer2-24] Gray, P. R.; Hurst, P. J.; Lewis, S. H.; Meyer, R. G. (2001). Analysis and design of analog integrated circuits (4th ed.). New York: Wiley. §1.5.2 p. 45. ISBN 978-0-471-32168-2.

[Sedra-25] Sedra, A. S. & Smith, K. C. (2004). Microelectronic circuits (5th ed.). New York: Oxford University Press. p. 552. ISBN 978-0-19-514251-8.

[inversion-26] 단위 부피당 N의_A 벌크 억셉터 도핑을 갖는 균일하게 도핑된 p형 기판의 경우,
$\varphi _{B}={\frac {k_{B}T}{q}}\ln \left({\frac {N_{A}}{n_{i}}\right)\,$
대량의 단위 부피당 고유 이동통신사 밀도 n_i.예를 들면,

[27] "Body effect". Equars.com. Archived from the original on 2014-11-10. Retrieved 2012-06-02.

[28] "Electronic Circuit Symbols". circuitstoday.com. 9 November 2011. Archived from the original on 13 October 2014.

[29] IEEE Std 315-1975 — Graphic Symbols for Electrical and Electronics Diagrams (Including Reference Designation Letters)

[30] Jaeger, Richard C.; Blalock, Travis N. "Figure 4.15 IEEE Standard MOS transistor circuit symbols". Microelectronic Circuit Design (PDF). Archived (PDF) from the original on 2022-10-09.

[31] "1955 – Photolithography Techniques Are Used to Make Silicon Devices". Computer History Museum. Retrieved 2012-06-02.

[32] "1964 – First Commercial MOS IC Introduced".^{[영구 데드링크]}

[cushman-33] Cushman, Robert H. (20 September 1975). "2-1/2-generation μP's-$10 parts that perform like low-end mini's" (PDF). EDN. Archived from the original (PDF) on 24 April 2016. Retrieved 8 August 2013.

[34] "Computer History Museum – The Silicon Engine 1963 – Complementary MOS Circuit Configuration is Invented". Computerhistory.org. Retrieved 2012-06-02.

[35] "Computer History Museum – Exhibits – Microprocessors". Computerhistory.org. Retrieved 2012-06-02.

[36] "ReVera's FinFET Control". revera.com. Archived from the original on 19 September 2010.

[Colinge-37] Colinge, Jean-Pierre; Colinge, Cynthia A. (2002). Physics of Semiconductor Devices. Dordrecht: Springer. p. 233, Figure 7.46. ISBN 978-1-4020-7018-1.

[Weber-38] Weber, Eicke R.; Dabrowski, Jarek, eds. (2004). Predictive Simulation of Semiconductor Processing: Status and Challenges. Dordrecht: Springer. p. 5, Figure 1.2. ISBN 978-3-540-20481-7.

[39] "International Technology Roadmap for Semiconductors". Archived from the original on 2015-12-28.

[40] "1965 – "Moore's Law" Predicts the Future of Integrated Circuits". Computer History Museum.

[Roy-41] Roy, Kaushik; Yeo, Kiat Seng (2004). Low Voltage, Low Power VLSI Subsystems. McGraw-Hill Professional. Fig. 2.1, p. 44, Fig. 1.1, p. 4. ISBN 978-0-07-143786-8.

[Goodnick-42] Vasileska, Dragica; Goodnick, Stephen (2006). Computational Electronics. Morgan & Claypool. p. 103. ISBN 978-1-59829-056-1.

[43] "Frontier Semiconductor Paper" (PDF). Archived from the original (PDF) on February 27, 2012. Retrieved 2012-06-02.

[Chen-44] Chen, Wai-Kai (2006). The VLSI Handbook. CRC Press. Fig. 2.28, p. 2–22. ISBN 978-0-8493-4199-1.

[45] Lindsay, R.; Pawlak; Kittl; Henson; Torregiani; Giangrandi; Surdeanu; Vandervorst; Mayur; Ross; McCoy; Gelpey; Elliott; Pages; Satta; Lauwers; Stolk; Maex (2011). "A Comparison of Spike, Flash, SPER and Laser Annealing for 45nm CMOS". MRS Proceedings. 765. doi:10.1557/PROC-765-D7.4.

[46] "VLSI wiring capacitance" (PDF). IBM Journal of Research and Development. 9 February 2021. Archived (PDF) from the original on 2022-10-09.^{[데드링크]}

[Soudris-47] Soudris, D.; Pirsch, P.; Barke, E., eds. (2000). Integrated Circuit Design: Power and Timing Modeling, Optimization, and Simulation (10th Int. Workshop). Springer. p. 38. ISBN 978-3-540-41068-3.

[Boning-48] Orshansky, Michael; Nassif, Sani; Boning, Duane (2007). Design for Manufacturability And Statistical Design: A Constructive Approach. New York: Springer. ISBN 9780387309286.

[SOI-49] Zeitzoff, P. M.; Hutchby, J. A.; Huff, H. R. (2002). "Figure 12: Simplified cross section of FinFET double-gate MOSFET". In Park, Yoon-Soo; Shur, Michael; Tang, William (eds.). Frontiers in electronics: future chips : proceedings of the 2002 Workshop on Frontiers in Electronics (WOFE-02), St Croix, Virgin Islands, USA, 6–11 January 2002. World Scientific. p. 82. ISBN 978-981-238-222-1.

[50] Lee, J.-H.; Lee, J.-W.; Jung, H.-A.-R.; Choi, B.-K. (2009). "Comparison of SOI FinFETs and bulk FinFETs: Figure 2". Silicon-on-Insulator Technology and Devices. The Electrochemical Society. p. 102. ISBN 978-1-56677-712-4.

[51] "Depletion Mode". Techweb. Techweb. 29 January 2010. Archived from the original on 31 October 2010. Retrieved 27 November 2010.

[52] "MIS". Semiconductor Glossary. Archived from the original on 2017-01-22. Retrieved 2017-05-14.

[53] Hadziioannou, Georges; Malliaras, George G. (2007). Semiconducting polymers: chemistry, physics and engineering. Wiley-VCH. ISBN 978-3-527-31271-9.

[Jones-54] Jones, William (1997). Organic Molecular Solids: Properties and Applications. CRC Press. ISBN 978-0-8493-9428-7.

[55] Xu, Wentao; Guo, Chang; Rhee, Shi-Woo (2013). "High performance organic field-effect transistors using cyanoethyl pullulan (CEP) high-k polymer cross-linked with trimethylolpropane triglycidyl ether (TTE) at low temperatures". Journal of Materials Chemistry C. 1 (25): 3955. doi:10.1039/C3TC30134F.

[56] Baliga, B. Jayant (1996). Power Semiconductor Devices. Boston: PWS publishing Company. ISBN 978-0-534-94098-0.

[57] "Power MOSFET Basics: Understanding MOSFET Characteristics Associated With The Figure of Merit". element14. Archived from the original on 5 April 2015. Retrieved 27 November 2010.

[58] "Power MOSFET Basics: Understanding Gate Charge and Using It To Assess Switching Performance". element14. Archived from the original on 30 June 2014. Retrieved 27 November 2010.

[1]

[2]

[3]

[4]

[5]

[7]

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[9]

[10]

[11]

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[13]

[14]

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[17]

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[19]

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