ggNMOS
ggNMOS
일반적으로 ggNMOS로 알려진 접지게이트 NMOS는 CMOS 통합회로(IC) 내에서 사용되는 정전기 방전(ESD) 보호장치다. 그러한 장치는 오프칩(포장의 핀에 와이어 결합 또는 인쇄 회로 기판에 직접 연결)에 접근할 수 있는 IC의 입력과 출력을 보호하기 위해 사용되며, 따라서 터치 시 ESD의 대상이 된다. ESD 이벤트는 입력/출력 회로를 파괴할 수 있는 잠재적으로 칩에 많은 양의 에너지를 전달할 수 있으며, ggNMOS 장치 또는 기타 ESD 보호 장치는 보다 민감한 회로를 통과하는 대신 전류가 흐르는 안전한 경로를 제공한다. 그러한 기기나 다른 기법을 통한 ESD 보호는 제품 신뢰성에 중요하다: 현장에서 발생하는 모든 IC 고장의 35%는 ESD 손상과 관련이 있다.[1][2]
구조
ggNMOS 기기는 이름에서 알 수 있듯이 게이트, 소스 및 차체가 지면에 함께 묶여 있는 비교적 넓은 NMOS 기기로 구성된다. ggNMOS의 배수구는 보호되는 I/O 패드에 연결된다. 따라서 기생 NPN 양극성 접합 트랜지스터(BJT)는 배수구(n-type)가 수집기 역할을 하고, 베이스/소스 조합(n-type)은 이미터로, 기질(p-type)은 베이스로 형성된다. 아래 설명과 같이 ggNMOS의 작동의 핵심 요소는 기생 npn BJT의 방출체와 베이스 단자 사이에 존재하는 기생 저항이다. 이 저항은 p형 도핑 기질의 유한 전도도의 결과물이다.
작전
I/O 패드(배수)에 양성 ESD 이벤트가 나타나면 기생 NPN BJT의 수집기 베이스 접합부는 눈사태가 발생할 정도로 역편향된다. 이 때 베이스에서 지면으로 흐르는 양의 전류가 기생 저항기에 걸쳐 전압 전위를 유도하여 베이스-배출기 접합부를 가로지르는 양의 전압이 나타나게 한다. 양의 VBE 포워드는 이 접점을 편향하여 기생 NPN BJT를 트리거한다.[3]
참조
- ^ Issaq, E.; Merri, R. (1993). ESD design methodology. Electrical Overstress/Electrostatic Discharge Symposium. Lake Buena Vista, Florida. pp. 223–237.
- ^ Green, T. (1988). A review of EOS/ESD field failures in military equipment. Electrical Overstress/Electrostatic Discharge Symposium. Anaheim, California. pp. 7–14.
- ^ Wang, Albert (2002). On-Chip ESD Protection for Integrated Circuits: An IC Design Perspective. Norwell, MA, USA: Kluwer Academic Publishing. ISBN 0792376471.
