폴리실리콘 고갈 효과

Polysilicon depletion effect

폴리실리콘 고갈효과는 폴리실리콘을 게이트 재료로 사용하는 MOSFET 장치의 원치 않는 임계전압 변화가 관찰되어 전자회로의 예상치 못한 동작이 일어나는 현상이다.[1] 폴리실리콘이라고도 불리는 폴리크리스탈린실리콘은 작은 실리콘 결정으로 구성된 물질이다. 전자와 태양전지에 쓰이는 단결정 실리콘과, 박막장치와 태양전지에 쓰이는 아모르퍼스 실리콘과는 다르다.

게이트 재료 선택

게이트 접점은 폴리실리콘 또는 금속일 수 있지만, 폴리실리콘과 게이트옥사이드(SiO2)의 인터페이스가 유리했기 때문에 이전에 폴리실리콘을 금속보다 선택했다. 그러나 폴리실리콘 층의 전도도가 매우 낮고 이 낮은 전도성 때문에 전하 축적이 적어 채널 형성이 지연되고 따라서 회로의 원치 않는 지연을 초래한다. 폴리층은 N형이나 P형 불순물로 도핑되어 있어 완벽한 도체처럼 동작하고 지연을 줄인다.

도핑된 폴리실리콘 게이트 단점

그림 1(a)

Vgs = 게이트 전압
Vth = 임계값 전압
n+ = 도핑이 높은 N 영역

그림 1(a)에서는 외부 전기장이 없기 때문에 자유 다수 통신사가 구조물 전체에 흩어져 있는 것이 관찰된다. 게이트에 양전자를 적용하면 산란 캐리어가 그림 1(b)처럼 자신을 배열하고 전자는 게이트 단자 쪽으로 더 가까이 이동하지만 개방 회로 구성으로 인해 흐름이 시작되지 않는다. 전하 분리의 결과 폴리실리콘-산화물 인터페이스에 고갈 지역이 형성되어 MOSFET의 채널 형성에 직접적인 영향을 미친다.[2]

그림 1(b)

n+폴리실리콘 게이트가 있는 NMOS에서 폴리실리콘 이온(ND)의 (+)ve 장과 게이트 단자의 외부 적용 (+)ve 장의 결합 효과에 의해 채널 형성에 도움이 된다. 기본적으로 폴리실리콘에 (+)ve Charged DonorD 이온(N)이 축적되면 반전 채널의 형성이 강화되고gsth, V > V가 형성될 때 반전 채널이 수용자 이온(NA)(소수 캐리어)으로 구성된 그림 1(b)에서 확인할 수 있다.[3] 폴리실리콘 고갈은 제작 공정에 따라 트랜지스터 전체에 걸쳐 횡방향으로 변화할 수 있으며, 이는 특정 트랜지스터 치수에 상당한 트랜지스터 변동을 초래할 수 있다.[4]

금속 게이트 접점이 재도입됨

위와 같은 이유로 장치가 스케일링(32~28nm 노드)에서 다운됨에 따라 다목적 게이트가 금속 게이트로 대체되고 있다. 다음의 기술은 하이-크 유전체 금속 게이트(HKMG) 통합으로 알려져 있다.[5] 최근 인텔도 서로 다른 노드의 제작 절차와 관련해 프레스킷을 공개해 메탈게이트 기술의 활용을 보여줬다.[6]

도핑된 폴리실리콘은 일찍이 MOS 기기에서는 게이트 재료로 선호되었다. 폴리실리콘은 Si 기질(MOSFET의 낮은 임계 전압을 초래함)과 일치하는 작업 함수로 사용되었다. 메탈 게이트는 SiO2 유전체가 메인스트림 CMOS 기술에서 게이트 산화물로 하프니움옥사이드와 같은 고품질 유전체로 대체되고 있는 시점에 재도입됐다.[7] 또한 게이트 유전체와의 인터페이스에서 폴리실리콘은 SiOx 레이어를 형성한다. 더욱이 페르미레벨 핀팅이 발생할 가능성은 여전히 높다.[8] 따라서 도핑된 폴리에 대한 효과는 회로 시뮬레이션 중에 고려하지 않은 원치 않는 임계 전압의 감소였습니다. 이러한 종류의 MOSFET vth 변동을 피하기 위해 현재 폴리실리콘보다 메탈 게이트가 선호되고 있다.

참고 항목

참조

  1. ^ Rios, R.; Arora, N.D. (1994). "An analytic polysilicon depletion effect model for MOSFETs". IEEE Electron Device Letters. 15 (4): 129–131. doi:10.1109/55.285407.
  2. ^ Rios, R.; Arora, N.D. (1994). "Modeling the polysilicon depletion effect and its impact on submicrometer CMOS circuit performance". IEEE Transactions on Electron Devices. 42 (5): 935–943. doi:10.1109/16.381991.
  3. ^ Schuegraf, K.F.; King, C.C.; Hu, C. (1993). "Impact of polysilicon depletion in thin oxide MOS technology" (PDF). Proceedings International Symposium: VLSI Technology Systems and Applications. pp. 86–90.
  4. ^ H. P. Tuinhout, A. H. Montree, J. Schmitz 및 P. A. Stolk, 게이트 고갈 및 붕소 침투의 영향 CMOS 트랜지스터 매칭, IEEE 국제 전자 장치 미팅, 기술 다이제스트 페이지 631-634, 1997.
  5. ^ 글로벌 주조 공장
  6. ^ "From Sand to Silicon: The Making of Chip" (Press release). Intel Technology. Nov 11, 2011. Retrieved 2013-06-08.
  7. ^ Chau, Robert (Nov 6, 2003). "Gate Dielectric Scaling for CMOS: from SiO2/PolySi to High-K/Metal-Gate" (White paper) (Press release). Intel Technology. Retrieved 2013-06-08.
  8. ^ Hobbs, C.C.; Fonseca, L. R. C.; Knizhnik, A. (2004). "Fermi-level pinning at the polysilicon/metal oxide interface-Part I". IEEE Transactions on Electron Devices. 51 (6): 971–977. doi:10.1109/TED.2004.829513.