도미노 논리
Domino logic |
Domino 로직은 PMOS 또는 NMOS 트랜지스터에 기반한 동적 로직 기법의 CMOS 기반 진화다. 그것은 철도와 철도의 논리 스윙을 허용한다. 일반적으로 도미노 단계 사이에 작고 빠른 pFET를 삽입하여 다른 회로 설계 인터락을 요구하지 않고 단계 간 계단식 속도를 축소된 최대(결정론적 최대 감소)로 제한함으로써 회로 속도를 높이고 조기 계단식 문제를 해결하기 위해 개발되었다.
용어.
이 용어는 도미노 논리(여러 단계로 구성된 캐스케이드 구조)에서 각 단계가 평가를 위한 다음 단계를 파문한다는 사실에서 유래되었는데, 이는 도미노가 차례차례 떨어지는 것과 유사하다.
동적 논리 단점
동적 논리에서는 한 관문을 다음 관문으로 계단식으로 이동할 때 문제가 발생한다. 첫 번째 관문의 사전 충전 "1" 상태는 첫 번째 관문이 정확한 상태에 도달하기 전에 두 번째 관문이 조기 방전되는 원인이 될 수 있다. 이것은 다음 클럭 사이클까지 복구가 불가능한 두 번째 게이트의 "사전 충전"을 소모하므로, 이 오류로부터 복구가 없다.[1]
동적 논리 게이트를 캐스케이드하기 위해 한 가지 해결책은 일반적인 정적 인버터를 단계 사이에 삽입하는 도미노 논리다. 이것이 동적 논리의 요점을 물리치는 것처럼 보일 수도 있지만, 인버터는 pFET(가능한 경우 속도 때문에 동적 논리의 주요 목표 중 하나가 pFET를 피하는 것)를 가지고 있기 때문에, 그것이 잘 작동하는 이유는 두 가지다. 첫째, 다수의 pFET에 대한 팬아웃은 없다; 동적 게이트는 정확히 하나의 인버터에 연결되기 때문에 게이트는 여전히 매우 빠르다. 게다가, 인버터는 동적 논리 게이트에서 오직 nFET에만 연결되기 때문에, 인버터 역시 매우 빠르다. 둘째, 인버터의 pFET는 어떤 종류의 논리 게이트보다 작게 만들 수 있다.[2]
여러 단계의 도미노 논리 계단식 구조에서 각 단계의 평가는 도미노가 차례로 떨어지는 것과 마찬가지로 다음 단계 평가를 파문시킨다. 일단 넘어지면, 노드 상태는 도미노가 한번 넘어지면, 도미노 CMOS 로직을 정당화하면서 일어설 수 없는 것처럼 (다음 클럭 사이클까지) "1"로 되돌아갈 수 없다. 그것은 계단식 현상이 시계나 다른 수단에 의해 중단되는 계단식 문제에 대한 다른 해결책과 대조된다.
참고 항목
참조
- ^ * 무릎 꿇어 "SC571 VLSI 설계 원리", 5장: "동적 로직 회로"
- ^ 압델 하피즈와 란잔. "4상 클럭링 방식을 위한 단일 레일 Domino 논리"
일반참조
- 우충유, 궈싱청, 진산완. "새로운 레이스 프리 4상 CMOS 로직의 분석 및 설계", 솔리드 스테이트 회로, IEEE 28권 저널, 1993년 1월 1일자 18-25면
- R. H. Krambeck, C. M. Lee 및 H. F. Law, "CMOS가 장착된 고속 콤팩트 회로", IEEE 솔리드 스테이트 회로 저널, 제17권, 제3권, 페이지 614–619, 1982년 6월
