논리적 노력

이반 서덜랜드와 밥 스프룰이 1991년 만든 용어인 논리적 노력의 방법은 CMOS 회로의 지연을 추정하는 데 사용되는 간단한 기술이다.적절히 사용하면 회로에 대해 가능한 최소 지연을 달성하기 위해 주어진 기능(필요한 단계 수 포함)에 대한 관문 선택과 크기 조정 관문을 지원할 수 있다.

논리 게이트에서 지연의 파생

지연은 기본 지연 단위인 ∆ = 3RC, 인터커넥트 또는 기타 부하에 의해 추가된 추가 캐패시턴스 없이 동일한 인버터를 구동하는 인버터의 지연으로 표현된다. 이와 관련된 무단위 번호는 정규화된 지연으로 알려져 있다. (일부 저자는 기본 지연 단위를 4 지연 팬아웃으로 정의하기를 선호한다.)4개의 동일한 인버터를 구동하는 인버터 1개).이때 절대지연은 게이트, d, τ의 정상지연의 산물로 간단히 정의된다.

${\displaystyle d_{abs}=d\cdot \tau }$

일반적인 600nm 공정에서 τ은 약 50ps이다.250nm 공정의 경우 τ은 약 20ps이다.현대적인 45nm 공정에서 지연은 대략 4~5ps이다.

로직 게이트의 정상화된 지연은 정상화된 기생 지연, p(게이트의 본질적인 지연이며 부하가 없는 게이트를 고려해 볼 수 있음)와 단계 노력 f(아래 설명에 따른 부하에 따라 달라짐)의 두 가지 주요 용어의 합으로 표현할 수 있다.결과적으로,

${\displaystyle d=f+p}$

단계 노력은 두 가지 구성 요소, 즉 논리 노력, g로 나뉜다. g는 동일한 출력 전류를 전달할 수 있는 인버터의 입력 캐패시턴스에 대한 입력 캐패시턴스의 비율이다(따라서 특정 종류의 게이트에 대한 상수로서 게이트의 본질적 특성을 포착하는 것으로 설명될 수 있음). 그리고 전기적 에포rt, h, 이것은 게이트의 입력 캐패시턴스에 대한 입력 캐패시턴스의 비율이다."논리적 노력"은 부하를 고려하지 않으며, 따라서 부하를 고려한 "전기적 노력"이라는 용어를 사용한다는 점에 유의하십시오.그러면 무대 활동은 다음과 같다.

$(\displaystyle f=gh}$

이러한 방정식을 결합하면 단일 논리 게이트를 통해 정규화된 지연을 모형화하는 기본 방정식이 도출된다.

${\displaystyle d=gh+p}$

단일 단계의 논리적 노력을 계산하는 절차

임계 경로를 따라가는 CMOS 인버터는 일반적으로 2와 같은 감마선으로 설계된다.즉, 인버터의 pFET는 인버터의 nFET와 2배의 폭(따라서 캐패시턴스의 2배)을 갖도록 설계되어 있어 nFET 저항과 거의 동일한 pFET 저항을 얻을 수 있게 되어 대략적으로 풀업 전류와 풀다운 전류를 얻을 수 있다.^[1][2]

게이트의 출력 드라이브가 크기-2 PMOS 및 크기-1NMOS에서 제작된 인버터의 출력 드라이브와 같도록 모든 트랜지스터의 크기를 선택하십시오.

게이트의 출력 구동력은 해당 입력에 대한 게이트 출력 드라이브의 최소(가능한 모든 입력 조합에 걸쳐)와 동일하다.

주어진 입력에 대한 게이트의 출력 드라이브는 출력 노드의 드라이브와 동일하다.

노드의 드라이브는 활성화된 모든 트랜지스터의 드라이브 합계와 같으며, 소스와 배수관이 해당 노드와 접촉하고 있다.PMOS 트랜지스터는 게이트 전압이 0일 때 활성화된다.NMOS 트랜지스터는 게이트 전압이 1일 때 활성화된다.

일단 크기가 선택되면 게이트 출력의 논리적 노력은 소스 또는 배수관이 출력 노드와 접촉하는 모든 트랜지스터의 폭의 합이다.게이트에 대한 각 입력의 논리적 노력은 게이트가 해당 입력 노드와 접촉하는 모든 트랜지스터의 폭의 합이다.

전체 게이트의 논리적 노력은 입력된 논리적 노력의 합에 대한 출력 논리적 노력의 비율이다.

다단계 로직 네트워크

논리적 노력의 방법의 주요 장점은 여러 단계로 구성된 회로까지 빠르게 확장할 수 있다는 것이다.총 표준화된 경로 지연 D는 전체 경로 노력 F와 경로 기생 지연 P(개별 기생 지연의 합계)로 표현할 수 있다.

$D=NF^{1/N}+P}$

경로 노력은 경로 논리적 노력 G(게이트의 개별 논리적 노력의 산물) 및 경로 전기적 노력 H(입력 캐패시턴스에 대한 경로 부하 비율)로 표현된다.

각 게이트가 하나의 추가 게이트(즉, 경로의 다음 게이트)만 구동하는 경로의 경우,

$F=GH}$

단, 해당 회로의 경우 추가 분기 노력 b를 고려해야 한다. 이는 게이트에 의해 구동되는 총 캐패시턴스에 대한 관심 경로의 캐패시턴스의 비율이다.

${\displaystyle b={\frac {C_{onpath}+C_{offpath}}{C_{{onpath}}}}}}}}}:{C_{onpath}}}}}}}$

이는 개별 단계 분기 노력의 산물인 경로 분기 노력 B를 산출한다. 전체 경로 노력은 그 다음이다.

$F=GHB}$

관문이 1개의 추가 관문만을 주행하여 B = 1을 고정하고 공식이 이전 비지점 버전으로 감소하는 것을 알 수 있다.

최소지연

다단계 논리 네트워크에서는 스테이지 노력이 동일하도록 회로를 설계함으로써 특정 경로를 따라 가능한 최소 지연을 달성할 수 있음을 알 수 있다.주어진 관문과 알려진 하중의 조합에서 B, G, H는 모두 고정되어 F가 고정되기 때문에 개별 관문은 개별 단계 노력이 필요한 크기로 조정해야 한다.

${\displaystyle f=F^{1/N}}$

여기서 N은 회로의 단계 수입니다.

예

인버터에서의 지연

정의상 인버터의 논리적 노력 g는 1이다.인버터가 동등한 인버터를 구동할 경우 전기적 힘 h도 1이다.

인버터의 기생지연 p도 1이다(인버터의 엘모어 지연모델을 고려해 볼 수 있다).

따라서 등가 인버터를 구동하는 인버터의 총 정상화된 지연은

${\displaystyle d=gh+p=(1)+1=2}$

NAND 및 NOR 게이트의 지연

입력 캐패시턴스 4가 있는 NAND 게이트는 입력 캐패시턴스 3과 인버터가 할 수 있는 것과 동일한 전류를 구동할 수 있기 때문에 2입력 NAND 게이트의 논리적 힘은 g = 4/3으로 계산된다.마찬가지로, 2입력 NOR 게이트의 논리적 노력은 g = 5/3인 것으로 확인될 수 있다.논리적 노력이 낮기 때문에 NAND 게이트가 NOR 게이트보다 선호된다.

더 큰 관문의 경우 논리적 노력은 다음과 같다.

정적 CMOS 게이트의 입력에 대한 논리적 노력(감마 = 2

	입력 수
게이트형식	1	2	3	4	5	n
인버터	1	해당 없음	해당 없음	해당 없음	해당 없음	해당 없음
낸드	해당 없음	${\displaystyle {\frac {4}{3}}$	${\displaystyle {\frac {5}{3}}$	${\displaystyle {\frac {6}{3}}}$	${\displaystyle {\frac {7}{3}}$	${\displaystyle {\frac {n+2}{3}}}}$
NOR	해당 없음	${\displaystyle {\frac {5}{3}}$	${\displaystyle {\frac {7}{3}}$	${\displaystyle {\frac {9}{3}}}$	${\displaystyle {\frac {11}{3}}$	${\displaystyle {\frac {2n+1}{3}}}}$

NAND 및 NOR 게이트의 정상화된 기생 지연은 입력 수와 동일하다.

따라서 동일한 카피(전기적 힘이 1)를 구동하는 2입력 NAND 게이트의 정상화된 지연은

${\displaystyle d=gh+p=(4/3)(1)+2=10/3}$

2입력 NOR 게이트의 경우 지연은

${\displaystyle d=gh+p=(5/3)(1)+2=11/3}$

참조

추가 읽기

• Sutherland, Ivan E.; Sproull, Robert F.; Harris, David F. (1999). Logical Effort: Designing Fast CMOS Circuits. Morgan Kaufmann. ISBN 1-55860-557-6.
• Weste, Neil H. E.; Harris, David (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed. Pearson/Addison-Wesley. ISBN 0-321-54774-8.