반도체 소자 제작

Semiconductor device fabrication
나사의 글렌 연구센터 클린룸
반도체
장치
날조
MOSFET 스케일링
(프로세스 노드)
미래.

반도체 장치 제조는 일상적인 전자 장치에 존재하는 컴퓨터 프로세서, 마이크로컨트롤러 및 메모리 칩(NAND 플래시 및 DRAM과 같은)과 같은 일반적인 집적 회로(IC)를 제조하는 데 사용되는 공정입니다. 이것은 여러 단계의 포토리소그래피 및 물리화학적 공정(열산화, 박막증착, 이온주입, 에칭 등의 단계)으로, 일반적으로 순수한 단결정 반도체 물질로 만들어진 웨이퍼 위에 전자 회로가 점진적으로 생성됩니다. 실리콘은 거의 항상 사용되지만 다양한 화합물 반도체는 특화된 용도로 사용됩니다.

제조 공정은 주조 공장 또는 "팹"이라고도 불리는 고도로 전문화된 반도체 제조 공장에서 수행되며,[1] 중앙 부분은 "클린 룸"입니다. 최신 14/10/7nm 노드와 같은 보다 진보된 반도체 장치에서는 제조에 최대 15주가 소요될 수 있으며, 11-13주가 업계 평균입니다.[2] 고급 제조 시설에서의 생산은 자동화되어 자동화된 재료 처리 시스템이 웨이퍼를 기계에서 기계로 운송하는 것을 처리합니다.[3]

웨이퍼는 종종 단일 웨이퍼에서 다이싱된 조각이기 때문에 다이(die)라고 불리는 여러 집적 회로를 가지고 있습니다. 개별 다이는 다이싱 또는 웨이퍼 다이싱이라고도 불리는 공정에서 완성된 웨이퍼로부터 분리됩니다. 그런 다음 다이는 추가 조립 및 포장을 거칠 수 있습니다.[4]

제조 공장 내에서 웨이퍼는 FOUP이라고 불리는 특별한 밀봉된 플라스틱 상자 안으로 운반됩니다.[3] 많은 팹에 있는 FOUP는 내부 질소 분위기를[5][6] 포함하고 있는데, 이것은 웨이퍼에서 구리가 산화되는 것을 방지합니다. 구리는 배선용 현대 반도체에 사용됩니다.[7] 처리 장비와 FOUP의 내부는 클린룸의 주변 공기보다 깨끗하게 유지됩니다. 이 내부 분위기는 미니 환경으로 알려져 있으며 웨이퍼에서 작동하는 장치의 양인 수율을 향상시키는 데 도움이 됩니다. 이 미니 환경은 장비 프론트 엔드 모듈([8]EFEM) 내에 있으며, 이 모듈을 통해 기계가 FOUP를 수신하고 FOUP의 웨이퍼를 기계에 도입할 수 있습니다. 또한 많은 기계가 오염을 줄이고 공정 제어를 개선하기 위해 깨끗한 질소 또는 진공 환경에서 웨이퍼를 취급합니다.[3] 제조 공장은 질소로 지속적으로 퍼지되는 생산 기계 및 FOUP 내부의 대기를 유지하기 위해 다량의 액체 질소가 필요합니다.[5][6] FOUP와 EFEM 사이에 에어 커튼이나 메쉬가[9] 있을 수도 있어 FOUP로 유입되는 습도를 줄이고 수율을 향상시킬 수 있습니다.[10][11]

산업용 반도체 제조 공정에 사용되는 기계를 제조하는 회사로는 ASML, Applied Materials, Tokyo Electron, Lam Research 등이 있습니다.

특징크기

형상 크기는 반도체 제조 공정에서 패터닝될 수 있는 가장 작은 선의 폭에 의해 결정되며, 이 측정값을 선폭(linewidth)이라고 합니다.[12][13] 패터닝은 종종 제작 중에 장치 디자인이나 패턴을 장치에 정의할 수 있도록 하는 포토리소그래피를 말합니다.[14] F는2 반도체 제조 공정의 특징 크기에 따라 반도체 장치의 여러 부품에 대한 면적 측정으로 사용됩니다. 많은 반도체 소자들은 셀(cell)이라고 불리는 섹션(section)으로 설계되고, 각각의 셀은 메모리 셀과 같은 소자의 작은 부분을 표현하여 데이터를 저장합니다. 따라서2 F는 이러한 세포 또는 섹션이 차지하는 면적을 측정하는 데 사용됩니다.[15]

특정 반도체 공정에는 칩의 각 층에 있는 피쳐에 대한 최소 크기(폭 또는 CD/Critical Dimension) 및 간격에 대한 특정 규칙이 있습니다.[16] 일반적으로 새로운 반도체 공정은 최소 크기가 더 작고 간격이 더 좁습니다. 이를 통해 현재 생산된 칩 설계의 간단한 다이 축소를 통해 새로운 설계의 비용 없이 비용을 절감하고 성능을 [16]개선하며 트랜지스터 밀도(단위 면적당 트랜지스터 수)를 높일 수 있습니다.

초기의 반도체 공정들은 세대(즉, HMOS I/II/III/III/IV 및 CHMOS III/III-E/IV/V)에 대해 임의의 이름들을 가지고 있었습니다. 나중에 각각의 새로운 생성 프로세스는 "90 nm 프로세스"와 같이 프로세스의 트랜지스터 게이트 길이의 나노미터(또는 역사적으로 마이크로미터) 단위로 프로세스의 최소 특징 크기로 지정된 [18][19]기술 노드[17] 또는 프로세스 노드로 알려지게 되었습니다. 그러나 1994년 이후에는 그렇지 않으며,[20] 공정 노드의 이름을 짓는데 사용되는 나노미터 수('반도체 국제 기술 로드맵' 참조)는 기능적 특징 크기 또는 트랜지스터 밀도(단위 면적당 트랜지스터 수)와 표준화된 관계가 없는 마케팅 용어에 가깝습니다.[21]

처음에는 트랜지스터 게이트 길이가 프로세스 노드 이름(예: 350nm 노드)에서 제안한 것보다 작았지만 2009년에 이러한 경향이 역전되었습니다.[20] 형상 크기는 마케팅에 사용되는 나노미터(nm)와 연결되지 않을 수 있습니다. 예를 들어, 인텔의 이전 10nm 공정은 실제로 7nm 폭의 특징(FinFET 핀의 팁)을 가지고 있기 때문에, 인텔 10nm 공정은 TSMC의 7nm 공정과 트랜지스터 밀도가 비슷합니다. 또 다른 예로, GlobalFoundries의 12nm 및 14nm 공정은 유사한 특징 크기를 갖습니다.[22][23][21]

역사

참고 항목: 반도체 규모 예 목록, 무어의 법칙, MOS 집적 회로, 반도체 산업 및 트랜지스터 밀도

20세기

MOSFET 기술의 개선된 유형인 CMOS는 1963년 페어차일드 반도체의 Chih-Tang Sah와 Frank Wanlass에 의해 개발되었습니다.[24][25] CMOS는 1960년대 후반 RCA에 의해 상업화되었습니다.[24] RCA는 1968년에 상업적으로 4000 시리즈 집적 회로에 CMOS를 사용했으며, 20 µm 공정을 시작으로 이후 몇 년 동안 10 µm 공정으로 점진적으로 확장되었습니다. 많은 초기 반도체 소자 제조업체들이 이온 주입기와 같은 장비를 자체적으로 개발하고 제작했습니다.[27]

이후 반도체 소자 제조는 1960년대 텍사스와 캘리포니아에서 아시아, 유럽, 중동 등 전 세계로 확산되었습니다.

2인치 웨이퍼 시대에는 핀셋을 사용하여 수동으로 처리하고 주어진 공정에 필요한 시간 동안 수동으로 유지했습니다. 핀셋은 웨이퍼를 오염시킬 수 있는 입자가[28] 적게 발생하여 진공 지팡이로 대체되었습니다. 여러 웨이퍼를 한꺼번에 담을 수 있는 웨이퍼 캐리어 또는 카세트는 공정 단계 사이에 여러 웨이퍼를 운반할 수 있도록 개발되었으나, 웨이퍼는 캐리어에서 개별적으로 분리하여 가공한 후 캐리어로 반송해야 하므로 이러한 시간 소모적인 공정을 없애기 위하여 내산성 캐리어가 개발되었고, 그래서 웨이퍼가 있는 카세트 전체를 습식 에칭 및 습식 세척 탱크에 담갔습니다. 웨이퍼 크기가 4인치로 증가하면 웨이퍼 전체의 결과 품질인 균일성이 제어하기 어려워져 카세트 전체가 담기지 않는 경우가 많습니다. 6인치 웨이퍼가 도착했을 때 카세트는 담가지 않고 웨이퍼를 보관하는 웨이퍼 캐리어와 홀더로만 사용되었으며, 로봇공학은 웨이퍼를 취급하는 데 널리 사용되었습니다. 8인치 웨이퍼의 경우 웨이퍼 카세트가 무거울수록 수동으로 처리해야 하는 위험이 있습니다.[29]

1970년대에 몇몇 회사들이 반도체 제조 기술을 양극형에서 CMOS 기술로 이전했습니다.[30] 반도체 제조 장비는 1978년부터 비용이 많이 드는 것으로 여겨졌습니다.[31]

1984년 KLA는 최초의 레티클 및 포토마스크 자동 검사 도구를 개발했습니다.[32] 1985년 KLA는 수동 현미경 검사를 대체하는 실리콘 웨이퍼 자동 검사 도구를 개발했습니다.[33]

1985년 ST마이크로일렉트로닉스는 BCD, 즉 BCDMOS라고도 불리는 BCD를 발명했는데, 이는 Bipolar, CMOS 및 LDMOS 소자를 사용한 반도체 제조 공정입니다.[34] 또한 바이폴라, CMOS 및 DMOS 장치로 만들 수 있습니다.[35] Applied Materials는 최초의 실용적인 멀티 챔버 웨이퍼 처리 도구인 Precision 5000을 개발했습니다.[36]

1980년대까지 물리 기상 증착은 화학 기상 증착이 등장하기 전까지 웨이퍼에 재료를 증착하는 데 사용되는 주요 기술이었습니다.[37]

직경 200mm 웨이퍼는 1990년 칩 제조에 처음 사용되었습니다. 이것들은 2000년에 300mm 직경 웨이퍼가 도입되기 전까지 표준이 되었습니다.[38][39] 반도체 업계는 더 큰 웨이퍼가 웨이퍼당 더 많은 표면적을 제공함에 따라 칩 수요 증가에 대처하기 위해 더 큰 웨이퍼를 채택했습니다.[40] 시간이 지나면서 업계는 300mm 웨이퍼로 옮겨갔지만 아날로그 IC, RF 칩, 파워 IC, BCDMOS, MEMS 소자 등 200mm 웨이퍼에서는 아직도 첨단화되지 않은 제품이 많이 생산되고 있습니다.[41] 세정,[42] 이온 주입,[43][44] 에칭,[45] 어닐링[46] 및 산화와[47] 같은 일부 프로세스는 결과의 재현성을 향상시키기 위해 배치 웨이퍼 처리 대신 단일 웨이퍼 처리를 채택하기 시작했습니다.[48][49] MEMS 제조에서도 비슷한 경향이 있었습니다.[50][51]

21세기

반도체 산업은 오늘날 세계적인 비즈니스입니다. 주요 반도체 제조업체는 일반적으로 전 세계에 시설을 보유하고 있습니다. 세계 최대 반도체 제조업체인 삼성전자는 한국과 미국에 공장을 두고 있습니다. 2위 제조사인 인텔은 미국뿐만 아니라 유럽과 아시아에 시설을 보유하고 있습니다. 세계 최대 규모의 순수 놀이 파운드리 TSMC는 대만, 중국, 싱가포르, 미국 등에 시설을 보유하고 있습니다. Qualcomm과 Broadcom은 TSMC와 같은 회사에 생산을 아웃소싱하는 가장 큰 팹리스 반도체 회사 중 하나입니다.[52] 그들은 또한 다른 나라에 퍼져 있는 시설을 가지고 있습니다. 반도체 장치의 평균 사용량이 증가함에 따라 내구성이 문제가 되었고 제조업체는 장치가 충분한 시간 동안 지속되도록 설계하기 시작했으며 이는 장치가 설계된 시장에 따라 다릅니다. 이것은 특별히 10nm 노드에서 문제가 되었습니다.[53][54]

SOI(Silicon on Insulator) 기술은 2001년부터 AMD의 130nm, 90nm, 65nm, 45nm, 32nm 싱글, 듀얼, 쿼드, 6, 8코어 프로세서에 사용되었습니다.[55] 200mm 웨이퍼에서 300mm 웨이퍼로 전환하는 동안 200mm 및 300mm 웨이퍼를 모두 처리할 수 있는 브리지 툴이 많이 사용되었습니다.[56]

2006년에는 450mm 웨이퍼가 2012년에 채택될 것으로 예상되었고, 2021년에는 675mm 웨이퍼가 사용될 것으로 예상되었습니다.[57]

2009년부터 "노드"는 게이트 길이, 금속 피치 또는 게이트 피치와 관련 없이 새로운 세대의 프로세스 기술을 나타내는 마케팅 목적의 상업적 이름이 되었습니다.[58][59][60] 예를 들어 GlobalFoundries의 7nm 공정은 인텔의 10nm 공정과 비슷하기 때문에 기존의 공정 노드 개념이 모호해졌습니다.[61] 또한 TSMC와 삼성의 10nm 공정은 트랜지스터 밀도가 인텔의 14nm보다 약간 더 높습니다. 이들은 실제로 인텔의 10nm 공정보다 인텔의 14nm 공정에 훨씬 더 가깝습니다(예: 삼성의 10nm 공정의 핀 피치는 인텔의 14nm 공정의 핀 피치와 정확합니다: 42nm).[62][63] 트랜지스터가 소형화됨에 따라 트랜지스터의 자체 발열과 같은 새로운 효과가 설계 결정에 영향을 미치기 시작하고, 16nm 노드 이후 전자 이동과 같은 다른 효과가 더욱 분명해졌습니다.[64][65]

2011년, Intel은 핀 전계 효과 트랜지스터를 시연했는데, 이 트랜지스터는 게이트가 채널을 3면으로 둘러싸고 있어 평면 트랜지스터에 비해 에너지 효율을 높이고 게이트 지연을 줄여 성능을 향상시킬 수 있습니다.[66][67][68]

2018년까지 FinFET의 궁극적인 대체를 위해 여러 트랜지스터 아키텍처가 제안되었으며,[69] 그 중 대부분은 GAAFET의 개념을 기반으로 한 수평 및 수직 나노와이어, 수평 나노시트 트랜지스터[70][71](Samsung MBCFET, Intel Nanoribbon), 수직 FET(VFET) 및 기타 수직 트랜지스터,[72][73] 보완 FET(CFET), 적층 FET, 나노링(nano-ring), 육각선(hexagonal wire), 사각선(square wire), 원형선(round wire gate-all around transistor[74]) 등 여러 종류의 수평 게이트 만능 트랜지스터와 매우 다른 물질을 사용하는 음전용량 FET(NC-FET) 등이 있습니다.[75] FD-SOI는 FinFET의 잠재적인 저비용 대안으로 여겨졌습니다.[76]

2019년 현재 인텔, UMC, TSMC, 삼성, 마이크론, SK하이닉스, 도시바메모리, 글로벌파운드리 등이 14나노미터, 10나노미터 칩을 양산하고 있으며, TSMC와 삼성이 7나노미터 공정 칩을 양산하고 있습니다. 5나노미터 공정은 2018년부터 삼성에서 생산되기 시작했습니다.[77] 2019년 기준 트랜지스터 밀도가 가장 높은 노드는 TSMC의 5나노미터 N5 노드로,[78] 1제곱밀리미터당 1억 7130만 개의 트랜지스터 밀도를 가지고 있습니다.[79] 2019년 삼성과 TSMC는 3나노미터 노드 생산 계획을 발표했습니다. 글로벌파운드리는 12nm 이하의 주문을 처리할 수 있는 새로운 팹을 설립하는 것이 회사의 재정적 능력을 넘어서는 것이라고 판단하여 자원을 절약하기 위해 12나노미터 이상의 새로운 노드 개발을 중단하기로 결정했습니다.[80] 인텔은 10nm 공정의 명칭을 7nm 공정으로 변경했습니다.[81]

2020년부터 2022년까지 전 세계적으로 칩 부족 현상이 있었습니다. 많은 국가에서 반도체 회사에 새로운 제조 공장이나 팹을 건설하는 데 보조금을 줍니다. 많은 회사들이 위조 칩의 영향을 받았습니다.[82] 반도체는 세계 경제와 일부 국가의 국가 안보에 필수적이 되었습니다.[83][84][85]

단계 목록

이것은 현대적인 전자기기의 제조 과정에서 여러 번 사용되는 가공 방법들의 목록입니다; 이 목록이 반드시 특정한 순서를 의미하는 것은 아니며, 또한 모든 방법들이 제조 과정에서 실제로 그 순서와 적용되는 기술로서 취해지는 것도 아닙니다, 종종 주조 공장의 공정 제품에 특화되어 있거나 자체 제품에 대한 통합 장치 제조업체(IDM)에 특화되어 있으며, 반도체 장치가 모든 기술을 필요로 하는 것은 아닙니다. 이러한 공정을 수행하기 위한 장비는 소수의 회사에서 만들어집니다. 반도체 제조 공장이 가동되기 전에 모든 장비를 테스트해야 합니다.[86] 이러한 프로세스는 집적 회로 설계 후에 수행됩니다. 반도체 팹은 연중무휴로[87] 작동하며 많은 팹이 많은 양의 물을 사용합니다.[88]

라이트 에칭과 같은 추가적인 단계가 수행될 수 있습니다.

반도체 제조공정 노드의 미세화 진행 및 일부 미세물체 및 가시광선 파장과의 크기 비교

오염 및 결함 방지

주요 기사: 클린룸

특징 폭이 약 10 마이크로미터보다 훨씬 컸을 때, 반도체 순도는 소자 제조에서 오늘날처럼 큰 문제가 되지 않았습니다. 1960년대에는 노동자들이 길거리 옷을 입고 반도체 장치를 작업할 수 있었습니다.[107] 장치가 통합됨에 따라 클린룸은 더욱 깨끗해져야 합니다. 오늘날 제조 공장은 여과된 공기로 압력을 가하여 아주 작은 입자도 제거하므로 웨이퍼 위에 정지하여 결함을 유발할 수 있습니다. 반도체 클린룸의 천장에는 일정한 간격으로 팬 필터 장치(FFU)가 있어 클린룸의 공기를 지속적으로 교체하고 여과합니다. 반도체 자본 장비에는 장비의 EFEM에서 공기를 정화하는 자체 FFU가 있을 수 있으며, 이를 통해 장비는 FOUP에서 웨이퍼를 공급받을 수 있습니다. FFU는 그릴이 있는 상승된 바닥과 결합되어 층류 공기 흐름을 보장하는 데 도움이 되며, 입자가 즉시 바닥으로 내려오고 난류로 인해 공기 중에 매달리지 않도록 합니다. 반도체 제조 시설의 작업자들은 사람에 의한 오염으로부터 장치를 보호하기 위해 클린룸 슈트를 착용해야 합니다.[108] FOUP 및 반도체 자본 장비는 수율을 높이기 위해 ISO 등급 1 수준의 먼지가 있는 미니 환경을 가질 수 있으며 FOUP는 훨씬 더 깨끗한 마이크로 환경을 가질 수 있습니다.[11][8] FOUP 및 SMIF 포드는 웨이퍼를 클린룸의 공기로부터 격리시켜 먼지 입자로 인한 결함 수를 줄이기 때문에 수율을 높입니다. 또한, 사람들이 클린룸 슈트를 입을 때에도, 특히 걸을 때 많은 양의 입자를 흘리기 때문에, 팹은 클린룸 환경을 더 쉽게 유지하기 위해 클린룸에 가능한 한 적은 인원이 있습니다.[109][108][110]

웨이퍼

주요 기사: 웨이퍼(전자) 및 단결정 실리콘

일반적인 웨이퍼는 초크랄스키 공정을 사용하여 직경 300mm(약 12인치 미만)까지 단결정 원통형 잉곳(boules)으로 성장되는 매우 순수한 실리콘으로 제조됩니다. 그런 다음 이 잉곳을 약 0.75mm 두께의 웨이퍼로 자르고 연마하여 매우 규칙적이고 평평한 표면을 얻습니다. 생산 프로세스 중에 웨이퍼는 종종 로트(lot)로 그룹화되며, 이 로트는 웨이퍼 캐리어인 FOUP, SMIF 또는 웨이퍼 카세트로 표시됩니다. FOUP 및 SMIF는 자동화된 OHT(Overhead Hoist Transport) 시스템을 통해 팹 내에서 운반할 수 있습니다.[111] SMIF 및 FOUP 이외에도 웨이퍼 카세트는 웨이퍼 상자 또는 웨이퍼 운반 상자에 넣을 수 있습니다.[112]

처리.

참고 항목: 웨이퍼 제작

반도체 소자 제조에서 다양한 처리 단계는 증착, 제거, 패터닝 및 전기적 특성의 변형의 네 가지 일반적인 범주로 나뉩니다.

  • 증착은 재료를 웨이퍼에 성장, 코팅 또는 다른 방식으로 전달하는 모든 프로세스입니다. 이용 가능한 기술로는 물리기상증착(PVD), 화학기상증착(CVD), 전기화학증착(ECD), 분자빔 에피택시(MBE), 그리고 최근에는 원자층증착(ALD) 등이 있습니다. 증착은 열산화 또는 보다 구체적으로 LOCOS에 의한 산화층 형성을 포함하는 것으로 이해될 수 있습니다.
  • 제거는 웨이퍼에서 재료를 제거하는 모든 프로세스입니다. 예를 들어 에칭 프로세스(습식 또는 건조식) 및 화학-기계적 평탄화(CMP)가 있습니다.
  • 패터닝은 증착된 물질의 모양이나 변화이며, 일반적으로 리소그래피(lithography)라고 합니다. 예를 들어, 종래의 리소그래피에서, 웨이퍼는 포토레지스트라고 불리는 화학 물질로 코팅되고; 그런 다음, 얼라이너 또는 스테퍼라고 불리는 기계는 단파장 광을 사용하여 마스크 이미지를 웨이퍼에 포커싱하고; ("양성" 레지스트에 대한) 노출된 영역은 현상액에 의해 세척됩니다. 제거 또는 기타 처리 후 남은 포토레지스트는 "드라이" 플라즈마 애싱 또는 "습윤" 화학에 의해 제거됩니다.[113]
  • 전기적 특성의 수정은 역사적으로 도핑 트랜지스터 소스 및 드레인 및 폴리실리콘을 수반했습니다. 도핑은 반도체 물질의 전기적 특성을 수정하기 위해 불순물을 반도체 물질의 원자 구조에 도입하는 것으로 구성됩니다. 처음에는 열 확산로를 도핑에 사용했고 추가 장비를[114] 사용한다는 의미로 이온 주입에 대한 저항이 있었지만 결과 재현성이 더 좋아 이온 주입이 궁극적으로 우세했습니다.[27] 이온 주입은 많은 수의 원자를 증착하지 않기 때문에 반도체 소자가 이물질 원자에 대한 민감도가 높기 때문에 실용적입니다.[27] 이온 주입을 이용한 도핑 공정은 노(furnace) 어닐링[115][27] 또는 첨단 장치에서는 도펀트를 활성화하기 위한 급속 열 어닐링(RTA)이 뒤따릅니다. 어닐링은 처음에는 500~700℃에서 이루어졌지만, 나중에는 900~1100℃로 증가했습니다. 주입기는 한 번에 하나의 웨이퍼를 처리하거나 회전 디스크에 장착된 여러 웨이퍼를 최대 17개까지 처리할 수 있습니다.[27]

이제 전기적 특성의 수정은 UV 처리(UVP)에서 자외선에 노출됨으로써 저 κ 절연체에서 재료의 유전 상수를 감소시키는 것으로도 확장됩니다. 수정은 종종 산화에 의해 이루어지며, 이는 금속 산화물 전계 효과 트랜지스터를 제조하기 위해 실리콘(LOCOS)의 국부 산화와 같은 반도체-절연체 접합을 생성하기 위해 수행될 수 있습니다. 현대 칩은 300개 이상의 시퀀싱 처리 단계에서 최대 11개 이상의 금속 레벨을 생성합니다.

반도체 제조의 레시피는 웨이퍼가 제조 중 처리 단계에서 특정 기계에 의해 처리될 조건의 목록입니다.[116]

FEOL(Front-end-of-line) 처리

주요기사 : FEOL

FEOL 처리는 실리콘에 직접 트랜지스터를 형성하는 것을 말합니다. 원시 웨이퍼는 에피택시를 통해 사실상 결함이 없는 초순수 실리콘층의 성장으로 설계됩니다. 가장 진보된 논리 소자들에서, 실리콘 에피택시 단계 이전에, 구축될 트랜지스터들의 성능을 향상시키기 위해 트릭들이 수행됩니다. 하나의 방법은 실리콘-게르마늄(SiGe)과 같은 실리콘 변이체를 증착하는 스트레인 단계를 도입하는 것입니다. 에피택셜 실리콘이 증착되면 결정 격자가 다소 늘어나 전자 이동성이 향상됩니다. 실리콘 온 절연체 기술이라고 불리는 또 다른 방법은 원시 실리콘 웨이퍼와 후속 실리콘 에피택시의 얇은 층 사이에 절연층을 삽입하는 것입니다. 이 방법은 기생 효과가 감소된 트랜지스터를 생성합니다. 반도체 장비는 증착 및 에칭과 같은 공정에서 웨이퍼를 처리하는 여러 챔버를 가질 수 있습니다. 많은 장비들은 공정 제어를 향상시키기 위해 내부 질소 또는 진공 환경에서 이러한 챔버들 사이의 웨이퍼들을 취급합니다.[3]

90nm 노드에서는 스트레인 엔지니어링으로 만든 트랜지스터 채널을 도입하여 트랜지스터에 실리콘-게르마늄이 있는 영역을 도입하여 PMOS 트랜지스터의 구동 전류를 향상시켰습니다. 20nm 노드의[117] NMOS 트랜지스터에서도 동일하게 수행되었습니다.

2007년, 인텔은 45nm 노드에서 HKMG(high-k/metal gate) 트랜지스터를 선보였고, 이는 1970년대에 금속 게이트 기술을 대체한 폴리실리콘 게이트를 대체했습니다.[118] 산화 하프늄(HFO2)과 같은 고유전체는 트랜지스터의 지속적인 스케일링 또는 축소를 허용하면서 트랜지스터의 대량 누설 전류를 방지하기 위해 실리콘 산질화물(SiON)을 대체했습니다. 그러나 HFO는2 금속 게이트를 사용해야 하는 폴리실리콘 게이트와 호환되지 않습니다. 생산에는 게이트 퍼스트와 게이트 라스트의 두 가지 접근 방식이 사용되었습니다. 게이트-퍼스트는 고유전율(high-k)의 유전체를 증착한 다음, 트랜지스터가 NMOS인지 PMOS인지에 따라 일함수가 달라지는 탄탈륨 나이트라이드와 같은 게이트 금속을 증착하는 것, 폴리실리콘 증착, 게이트 라인 패터닝, 소스 및 드레인 이온 주입, 도펀트 어닐, 폴리실리콘과 소스 및 드레인의 실리케이팅으로 구성됩니다.[119][120] 이 기술은 2015년 D램에 처음 채택되었습니다.[121]

게이트-라스트(Gate-last)는 먼저 높은 κ 유전체를 증착하고 더미 게이트를 생성하고 이온 증착 및 도펀트 어닐링에 의해 소스 및 드레인을 제조하고 "인터레벨 유전체(ILD)"를 증착한 다음 연마하는 것으로 구성되었습니다. 그리고 더미 게이트를 제거하여 트랜지스터가 NMOS인지 PMOS인지에 따라 작업 기능이 달라지는 금속으로 대체하여 금속 게이트를 생성합니다. 세 번째 공정인 FUSI([122]Full Silicidation)는 제조 문제로 인해 추진되지 않았습니다.[123] 게이트는 22nm/20nm 노드에서 처음 지배적이 되었습니다.[124][125] HKMG는 FinFET 및 나노시트 트랜지스터에 사용하기 위해 평면 트랜지스터에서 확장되었습니다.[126] 하프늄 산화물 대신 하프늄 실리콘 산화질화물을 사용할 수도 있습니다.[127][128][3][129][130]

원자층 식각(Atomic layer etching, ALE)은 16nm/14nm 노드 이후 다른 식각 방법보다 높은 정밀도를 제공하여 식각에 점점 더 많이 사용되고 있습니다. 생산에서는 플라즈마 ALE가 일반적으로 사용되는데, 이는 재료를 단방향으로 제거하여 수직 벽으로 구조물을 만듭니다. 또한 Thermal ALE는 수직 벽을 생성하는 기능 없이 모든 방향에서 등방성으로 재료를 제거하는 데 사용할 수 있습니다. 플라즈마 ALE는 처음에 트랜지스터의 접점을 식각하기 위해 채택되었으며, 7nm 노드이기 때문에 이를 식각하여 트랜지스터 구조를 만드는 데에도 사용됩니다.[95]

게이트 산화물 및 주입물

주요내용: 자기정렬게이트 및 도핑(반도체)

프론트 엔드 표면 엔지니어링은 게이트 유전체(전통적으로 이산화규소)의 성장, 게이트의 패터닝, 소스 및 드레인 영역의 패터닝 및 원하는 상보적 전기 특성을 얻기 위한 도펀트의 후속 주입 또는 확산으로 이어집니다. DRAM(Dynamic Random-Access Memory) 장치에서, 저장 커패시터들은 또한 이때, 일반적으로 액세스 트랜지스터 위에 적층되어 제조됩니다(현재는 소멸된 DRAM 제조사인 키몬다(Qimonda)는 실리콘 표면 깊숙이 에칭된 트렌치들로 이러한 커패시터들을 구현했습니다).

BEOL(Back-end-of-line) 처리

주요기사 : BEOL

금속층

다양한 반도체 소자가 생성되면 원하는 전기 회로를 형성하기 위해 상호 연결해야 합니다. 이는 BEOL(포장 및 테스트 단계를 지칭하는 칩 제조의 백엔드와 혼동되지 않도록 하기 위해)로 통칭되는 일련의 웨이퍼 처리 단계에서 발생합니다. BEOL 처리는 유전체 층에 의해 격리된 금속 상호 연결 와이어를 생성하는 것을 포함합니다. 절연 재료는 전통적으로 SiO2 또는 실리케이트 유리의 형태였지만, 최근 새로운 저유전율 재료(예를 들어, 실리콘 옥시카바이드)가 사용되고 있으며, 일반적으로 2.7(SiO의2 경우 3.82와 비교) 정도의 유전율을 제공하지만, 칩 제조업체에는 2.2 정도의 상수를 갖는 재료가 제공되고 있습니다.

BEOL은 1995년부터 350nm 및 250nm 노드(0.35 및 0.25 마이크론 노드)에서 사용되었으며, 동시에 화학적 기계적 연마가 사용되기 시작했습니다. 당시 상호 연결을 위한 2개의 금속층은 최첨단이었습니다.[131]

22nm 노드 이후 일부 제조업체는 트랜지스터를 BEOL 프로세스에서 만든 나머지 인터커넥트에 연결하는 Middle-of-Line(MOL)이라는 새로운 프로세스를 추가했습니다. MOL은 텅스텐을 기반으로 하며 상부 및 하부 층이 있습니다. 하부 층은 트랜지스터의 접합부를 연결하고 상부 층은 트랜지스터를 상호 연결하는 텅스텐 플러그입니다. 10nm 노드의 인텔은 트랜지스터를 연결하기 위한 접점을 트랜지스터의 게이트에 가깝게 배치하는 대신 트랜지스터 밀도를 향상시키기 위해 트랜지스터의 게이트 위에 직접 배치하는 COAG(Contact-over-active-gate)를 도입했습니다.[132]

인터커넥트

주요 기사: 인터커넥트(집적 회로)
폴리실리콘(핑크), 웰(회색) 및 기판(녹색)까지 평탄화된 구리 인터커넥트의 4개 층을 통한 표준 셀의 합성 디테일

역사적으로 금속 와이어는 알루미늄으로 구성되었습니다. 배선에 대한 이 접근법(종종 서브트랙티브 알루미늄이라고 함)에서는 알루미늄의 블랭킷 필름을 먼저 증착하고 패턴을 만든 다음 에칭하여 고립된 와이어를 남깁니다. 그런 다음 노출된 와이어 위에 유전체 물질이 증착됩니다. 다양한 금속층은 절연 물질에 구멍("비아"라고 함)을 에칭한 다음 6불화텅스텐을 사용한 CVD 기술로 텅스텐을 증착함으로써 상호 연결됩니다. 이 접근법은 DRAM과 같은 많은 메모리 칩의 제조에 여전히 사용될 수 있으며 종종 사용됩니다. 상호 연결 수준의 수가 적을 수 있기 때문입니다(4개 이하). 알루미늄은 때때로 재결정을 방지하기 위해 구리와 합금되었습니다. 금은 초기 칩의 인터커넥트에도 사용되었습니다.[133]

보다 최근에는, 현재 현대의 마이크로프로세서에서 상호 연결된 트랜지스터들의 수가 많아짐에 따라 로직을 위한 상호 연결 레벨들의 수가 상당히 증가함에 따라, 배선의 타이밍 지연은 배선 재료의 변경(알루미늄에서 구리 인터커넥트 층으로의 변경)과 유전체 재료의 변경(다이옥사이드 실리콘에서 새로운 저 κ 절연체로의 변경)을 촉진할 정도로 중요해졌습니다. 이 성능 향상은 또한 처리 단계를 제거하는 다마신 처리를 통해 비용을 절감합니다. 상호 연결 레벨의 수가 증가함에 따라 후속 리소그래피 전에 평평한 표면을 보장하기 위해 이전 레이어의 평탄화가 필요합니다. 그렇지 않으면 레벨이 점점 더 비뚤어져 사용 가능한 리소그래피의 초점 깊이 밖으로 확장되어 패턴을 형성하는 데 방해가 됩니다. 이러한 평탄화를 달성하기 위한 주요 처리 방법은 CMP(화학적-기계적 평탄화)이지만, 상호 연결 레벨의 수가 3개 이하인 경우 여전히 건식 에칭 백이 사용되는 경우가 있습니다. 구리 인터커넥트는 전기 전도성 배리어 층을 사용하여 구리가 종종 탄탈륨 질화물로 만들어진 주변으로 확산되는 것을 방지합니다.[135][132] 1997년 IBM은 구리 인터커넥트를 처음으로 채택했습니다.[136]

2014년 Applied Materials는 22nm 노드의 인터커넥트에 코발트를 사용할 것을 제안했는데, 이는 전기 이동을 방지하기 위해 코발트에 구리 인터커넥트를 캡슐화하는 데 사용되며, 이 애플리케이션에서 탄탈륨 질화물은 코발트보다 두꺼워야 하므로 이를 대체합니다.[132][137]

웨이퍼 테스트

웨이퍼 처리의 고도로 직렬화된 특성으로 인해 다양한 처리 단계 사이에 계측에 대한 수요가 증가했습니다. 예를 들어, 타원계측법 또는 반사계측법에 기초한 박막계측법은 포토레지스트 및 기타 코팅의 두께, 굴절률 및 흡광계수뿐만 아니라 게이트 산화물의 두께를 엄격하게 제어하기 위해 사용됩니다.[138] 웨이퍼 테스트 계측 장비는 테스트 전까지 웨이퍼가 이전 처리 단계에 의해 손상되지 않았는지 확인하기 위해 사용되며, 하나의 웨이퍼에서 너무 많은 다이가 실패한 경우 추가 처리 비용을 피하기 위해 전체 웨이퍼가 폐기됩니다. 가상 계측법은 물리적 측정 자체를 수행하지 않고 통계적 방법을 기반으로 웨이퍼 특성을 예측하는 데 사용되었습니다.[1]

기기시험

주요 기사: 웨이퍼 테스트

프론트 엔드 프로세스가 완료되면 반도체 장치 또는 칩이 제대로 작동하는지 확인하기 위해 다양한 전기 테스트를 거칩니다. 웨이퍼에서 제대로 작동하는 것으로 확인된 장치의 백분율을 수율이라고 합니다. 제조업체는 일반적으로 수율에 대해 비밀스럽게 생각하지만,[139] 이는 웨이퍼 상의 칩의 30%만이 의도한 대로 작동한다는 것을 의미하는 30% 정도로 낮을 수 있습니다. 공정 변동은 수율이 낮은 여러 이유 중 하나입니다. 결함이 있는 칩이 상대적으로 비싼 패키지로 조립되지 않도록 테스트를 진행합니다.

수율은 종종 디바이스(다이 또는 칩) 크기와 반드시 관련이 있는 것은 아닙니다. 예를 들어, 2019년 12월 TSMC는 평균 ~80%의 수율을 발표했으며, 다이 크기가 17.92mm인2 5nm 테스트 칩의 웨이퍼당 피크 수율은 >90%였습니다. 다이 크기가 100mm로2 증가하면서 수율이 32.0%로 떨어졌습니다.[140] 웨이퍼의 킬러 결함 수는 다이 크기에 관계없이 단위 면적(보통 cm2)당 웨이퍼의 결함 밀도(또는0 D)로 표시할 수 있습니다.

팹은 칩에 대해 작은 프로브를 누르는 전자 테스터로 웨이퍼의 칩을 테스트합니다. 기계는 각 불량 칩에 염료 한 방울을 표시합니다. 현재 전자 염료 마킹은 웨이퍼 테스트 데이터(결과)가 중앙 컴퓨터 데이터베이스에 로그인되고 칩이 최대 동작 주파수/클록, 칩당 동작(완전 기능) 코어 수 등 미리 정해진 테스트 한계에 따라 "빈닝"(즉, 가상 빈으로 분류)되는 경우에 가능합니다. 결과적인 비닝 데이터는 제조 결함을 추적하고 불량 칩을 표시하기 위해 웨이퍼 맵에 그래프로 그리거나 기록할 수 있습니다. 이 지도는 웨이퍼 조립 및 포장 시에도 사용할 수 있습니다. 비닝을 사용하면 GPU 및 CPU의 경우와 마찬가지로 하위 계층 제품에서 거부될 수 있는 칩을 재사용할 수 있으며, 특히 완전히 작동하는 칩이 거의 없기 때문에 장치 수율이 향상됩니다(예: 모든 코어가 올바르게 작동함). eFUS는 비닝 중에 의도한 대로 작동하지 않거나 시장 세분화의 일부로서(낮은 계층, 중간 계층 및 고급 계층에 동일한 칩 사용) 코어와 같은 칩의 부품을 분리하는 데 사용될 수 있습니다. 칩에는 여러 개의 작동하지 않는 부품이 있어도 칩이 테스트를 완전히 통과할 수 있도록 예비 부품이 있을 수 있습니다.

본드 와이어가 누락되거나 패키지에 의해 아날로그 성능이 변경될 수 있기 때문에 패키지 후에 칩도 다시 테스트됩니다. 이를 "최종 테스트"라고 합니다. X선을 사용하여 칩을 이미지화할 수도 있습니다.

일반적으로 팹은 테스트 시간에 대해 비용을 청구하며 가격은 초당 센트 단위입니다. 테스트 시간은 몇 밀리초에서 몇 초까지 다양하며 테스트 소프트웨어는 테스트 시간 단축에 최적화되어 있습니다. 여러 칩(멀티 사이트) 테스트도 가능합니다. 많은 테스터가 여러 칩에서 대부분 또는 모든 테스트를 병렬로 동시에 수행할 수 있는 리소스를 가지고 있기 때문입니다.

칩은 테스트 속도를 높이고 테스트 비용을 줄이기 위해 스캔 체인이나 "내장된 자체 테스트"와 같은 "테스트 가능 기능"으로 설계되는 경우가 많습니다. 특수 아날로그 팹 공정을 사용하는 특정 설계에서는 설계에서 지정한 대로 엄격하게 분산된 저항 값을 달성하기 위해 테스트 중에 웨이퍼도 레이저 트림됩니다.

좋은 설계는 모서리(높은 작동 온도로 인한 실리콘 거동의 극단과 팹 처리 단계의 극단이 결합됨)를 테스트하고 통계적으로 관리하려고 합니다. 대부분의 디자인은 최소 64개의 모서리를 처리합니다.

기기수율

디바이스 수율 또는 다이 수율은 웨이퍼 상의 작동하는 칩 또는 다이의 수이며, 웨이퍼의 칩 수(Die per wafer, DPW)는 칩의 크기와 웨이퍼의 직경에 따라 달라질 수 있기 때문에 백분율로 표시됩니다. 수율 저하는 과거에는 주로 먼지 입자에 의해 발생했지만 1990년대 이후에는 공정 변동, 공정 자체 및 칩 제조에 사용되는 도구에 의해 주로 수율 저하가 발생하지만 먼지는 여전히 많은 오래된 팹에서 문제로 남아 있습니다. 먼지 입자는 새로운 공정으로 특징 크기가 축소됨에 따라 수율에 증가하는 영향을 미칩니다. 생산 장비, FOUP 및 SMIF 내부의 미니 환경을 자동화하고 사용함으로써 먼지 입자로 인한 결함을 줄일 수 있었습니다. 작동하는 칩은 고장난 칩에 대한 비용을 지불해야 하기 때문에 작동하는 칩의 판매 가격을 낮추고 웨이퍼 처리 비용을 줄이기 위해 장치 수율을 높게 유지해야 합니다. 수율은 또한 팹의 설계 및 작동에 영향을 받을 수 있습니다.

수율을 높이기 위해서는 오염물질에 대한 철저한 통제와 생산 공정이 필요합니다. 오염 물질은 화학 오염 물질일 수도 있고 먼지 입자일 수도 있습니다. "킬러 결함"은 장치의 완전한 고장을 일으키는 먼지 입자(예: 트랜지스터)에 의해 발생하는 결함입니다. 무해한 결함도 있습니다. 치명적인 결함을 일으키려면 입자가 형상의 1/5 크기여야 합니다. 따라서 피쳐의 가로가 100nm인 경우에는 입자의 가로가 20nm이기만 하면 킬러 결함이 발생합니다. 정전기는 또한 수율에 악영향을 미칠 수 있습니다. 화학적 오염물질 또는 불순물로는 철, 구리, 니켈, 아연, 크롬, 금, 수은, 은 등의 중금속과 나트륨, 칼륨, 리튬 등의 알칼리 금속, 알루미늄, 마그네슘, 칼슘, 염소, 황, 탄소, 불소 등의 원소가 있습니다. 이러한 원소는 수율을 감소시킬 수 있으므로 실리콘과 접촉하지 않는 것이 중요합니다. 화학 혼합물은 실리콘에서 이러한 원소를 제거하는 데 사용될 수 있습니다. 다른 혼합물은 다른 원소에 대해 효과적입니다.

수확량을 추정하기 위해 여러 모델이 사용됩니다. 머피의 모델, 푸아송의 모델, 이항 모델, 무어의 모델, 씨즈의 모델입니다. 보편적인 모델은 없습니다. 실제 수율 분포(불량 칩의 위치)를 기반으로 모델을 선택해야 합니다. 예를 들어, 머피의 모델은 웨이퍼 가장자리에서 수율 손실이 더 많이 발생한다고 가정합니다(작동하지 않는 칩은 웨이퍼 가장자리에 집중됨). 포아송 모형은 불량 다이가 웨이퍼 전체에 비교적 고르게 퍼져 있다고 가정하고, Seeds 모형은 불량 다이가 함께 군집되어 있다고 가정합니다.[141]

소형 다이는 생산 비용이 적게 들며(웨이퍼에 더 적합하고 웨이퍼가 전체적으로 가공되고 가격이 책정되기 때문에), 소형 다이는 웨이퍼의 표면적이 낮기 때문에 결함이 발생할 가능성이 낮기 때문에 더 높은 수율을 달성하는 데 도움이 될 수 있습니다. 그러나 소형 다이는 대형 다이와 동일한 기능을 달성하거나 이를 능가하기 위해 소형 기능을 필요로 하며, 소형 기능은 높은 수율을 유지하기 위해 공정 변동을 줄이고 순도를 높여야 합니다(오염 감소). 계측 도구는 생산 과정에서 웨이퍼를 검사하고 수율을 예측하는 데 사용되므로 결함이 너무 많을 것으로 예측된 웨이퍼는 가공 비용을 절약하기 위해 폐기될 수 있습니다.[139]

다이 준비

주요 기사: 웨이퍼 백그라인딩 및 Die 준비

테스트가 완료되면 웨이퍼는 일반적으로 "백랩(backlap)",[142] "백피니시(backfinish)", "웨이퍼 백그랜드(wafer backgrind)" 또는 "웨이퍼 박형([143]wafer thinning)"이라고도 하는 프로세스에서 두께가 감소합니다. 이 프로세스는 웨이퍼 다이싱(wafer dicing)이라고도 합니다. 표시되지 않은 좋은 칩만 포장됩니다.

포장

주요 기사: 집적회로 패키징

플라스틱 또는 세라믹 포장에는 다이를 장착하고 다이 패드를 패키지의 핀에 연결하고 다이를 밀봉하는 작업이 포함됩니다. 작은 본드 와이어는 패드를 핀에 연결하는 데 사용됩니다. 옛날(1970년대)에는 손으로 전선을 붙였지만 지금은 전문 기계가 그 일을 수행합니다. 전통적으로 이 와이어는 금으로 구성되어 솔더 도금 구리의 리드 프레임("리드 프레임"이라고 함)으로 이어졌습니다. 납은 독성이 있으므로 무연 리드 프레임은 이제 RoHS에 의해 의무화되었습니다.

칩 스케일 패키지(CSP)는 또 다른 패키징 기술입니다. 플라스틱 듀얼 인라인 패키지는 대부분의 패키지와 마찬가지로 내부에 숨겨진 실제 다이보다 몇 배나 큰 반면 CSP 칩은 다이 크기에 가깝습니다. 웨이퍼를 조각하기 전에 각 다이에 대해 CSP를 구성할 수 있습니다.

포장된 칩은 포장 중 손상되지 않았는지, 다이-투-핀 상호연결 작업이 올바르게 수행되었는지 확인하기 위해 다시 테스트됩니다. 그런 다음 레이저가 패키지에 있는 칩의 이름과 숫자를 에칭합니다.

유해물질

참고 항목: 반도체 제조업의 건강상 위험

제조 과정에서 많은 독성 물질이 사용됩니다.[144] 여기에는 다음이 포함됩니다.

작업자가 이러한 위험 물질에 직접 노출되지 않는 것이 중요합니다. IC 제조 산업에서 흔히 볼 수 있는 고도의 자동화는 노출 위험을 줄이는 데 도움이 됩니다. 대부분의 제조 시설은 작업자 및 환경에 대한 위험을 제어하기 위해 습식 스크러버, 연소기, 가열 흡수 카트리지 등과 같은 배기 관리 시스템을 사용합니다.

상용 MOSFET 노드의 타임라인

주요 기사: 반도체 스케일 예제 및 트랜지스터 밀도 목록

참고 항목

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추가읽기

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  • 칩 테크놀로지 관련 위키
  • Yoshio, Nishi (2017). Handbook of Semiconductor Manufacturing Technology. CRC Press.

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