3nm 공정

3 nm process
반도체
장치
날조
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MOSFET 스케일링
(프로세스 노드)
미래

반도체 제조에서 3nm 공정은 5나노미터 MOSFET(금속-산화물-반도체-반도체 전계효과 트랜지스터) 기술 노드에 이어 다음 다이 수축이다.2022년 현재 대만 반도체 제조업체 TSMC는 2023년 2분기까지 3nm의 반도체 노드를 상업 생산에 투입할 계획이며,[1] 이어 2024년 한국 반도체 제조사 삼성,[2] 최소 2023년 미국 인텔이 그 뒤를 이을 계획이다.[3][4]

삼성의 3nm 공정은 멀티게이트 MOSFET 기술의 일종인 GAAFET(GAFET) 전계효과 트랜지스터 기술을 기반으로 하며, TSMC의 3nm 공정은 GAAFET 트랜지스터를 개발함에도 불구하고 [5]핀펫(FinFET) 기술을 그대로 사용한다.[6]구체적으로 삼성은 자체 변형인 'MBCFET(멀티브릿지채널 전계효과 트랜지스터)'를 사용할 계획이다.[7]인텔의 3nm 공정("nm" 접미사 없는 "Intel 3")은 와트당 성능, EUV 석판화 사용, 전력 및 면적 개선 측면에서 이전 공정 노드에 비해 정교하고 개선되고 최적화된 버전의 FinFET 기술을 사용한다.[8]

"3 나노미터"라는 용어는 트랜지스터의 실제 물리적 특징(게이트 길이, 금속 피치 또는 게이트 피치 등)과 관련이 없다.트랜지스터 밀도 증가(높은 소형화 정도), 속도 증가, 전력 소비량 감소라는 측면에서 신세대 실리콘 반도체 칩을 지칭하기 위해 칩 제조업계가 사용하는 상용 또는 마케팅 용어다.[9][10]예를 들어 TSMC는 3nm FinFET 칩이 동일한 속도로 전력 소비를 2530% 줄이고, 같은 전력량으로 속도를 1015% 높이고, 트랜지스터 밀도를 기존 5nm FinFET 칩보다 약 33% 높일 것이라고 밝힌 바 있다.[11][12]

역사

연구 및 기술 데모

1985년 일본전신전화(NTT) 연구팀이 채널 길이 150nm, 게이트산화물 두께 2.5nm의 MOSFET(NMOS) 장치를 조작했다.[13]1998년, 어드밴스트 마이크로 소자(AMD) 연구팀은 채널 길이 50nm, 산화막 두께 1.3nm의 MOSFET(NMOS) 장치를 조작했다.[14][15]

2003년, NEC의 한 연구팀은 PMOS와 NMOS 과정을 이용하여 채널 길이가 3nm인 최초의 MOSFET를 조작했다.[16][17]2006년 한국과학기술원(KAIST)과 국립나노팹센터 팀이 게이트 만능(GAFET) 기술을 기반으로 세계 최소 나노전자 소자인 3nm 폭의 멀티게이트 MOSFET를 개발했다.[18][19]

상용화이력

2016년 말 TSMC는 약 157억 달러의 공동 투자와 함께 5nm–3nm 노드 반도체 제조 공장을 건설할 계획을 발표했다.[20]

TSMC는 2017년 대만 타이난 과학단지에 3nm 반도체 제조 공장을 착공할 계획이라고 발표했다.[21]TSMC는 2023년부터 3nm 공정 노드의 대량 생산을 시작할 계획이다.[22][23][24][25][26]

2018년 초 IMEC(InterUniversity Microelectronics Centre)와 캐덴스는 극자외선(EUV)과 193nm 몰입도(molution lotography)를 사용하여 3nm의 테스트 칩을 테이프로 제작했다고 밝혔다.[27]

삼성은 2019년 초 나노시트를 사용하는 자체 MBCFET 트랜지스터 구조를 활용해 3nm의 GAAFET(게이트 만능전계효과 트랜지스터)를 2021년 3nm 노드에서 제조할 계획을 제시해 7nm 대비 35% 성능 향상, 50% 전력 절감, 면적 45% 절감 효과를 거뒀다.[28][29][30]삼성의 반도체 로드맵에도 8, 7, 6, 5, 4nm '노드'[31][32]에 제품이 포함됐다.

인텔은 2019년 12월 2025년 3nm 생산 계획을 발표했다.[33]

삼성은 2020년 1월 세계 최초 3nm GAFET 공정 시제품 생산을 발표하면서 2021년 양산을 목표로 하고 있다고 밝혔다.[34]

2020년 8월 TSMC는 N5 5nm 공정보다 개선된 것이 아니라 새로운 N3 3nm 공정의 세부 사항을 발표했다.[35]Compared with the N5 process, the N3 process should offer a 10–15% (1.10–1.15×) increase in performance, or a 25–35% (1.25–1.35×) decrease in power consumption, with a 1.7× increase in logic density (a scaling factor of 0.58), a 20% increase (0.8 scaling factor) in SRAM cell density, and a 10% increase in analog circuitry density.많은 설계가 논리보다 상당히 많은 SRAM을 포함하기 때문에, 다이 수축은 약 26%에 그칠 것으로 예상된다.TSMC는 2023년 2분기에 대량 생산을 계획하고 있다.

3nm 프로세스 노드

삼성[36] TSMC[37] 인텔[38]
공정명 3GAE N3 3
트랜지스터형 MBCFET 핀펫 핀펫
트랜지스터 밀도(MTR/mm2) 알 수 없음 ~290[37] 알 수 없음
SRAM 비트 셀 크기(μm2) 알 수 없음 알 수 없음 알 수 없음
트랜지스터 게이트 피치(nm) 알 수 없음 알 수 없음 알 수 없음
상호 연결 피치(nm) 알 수 없음 알 수 없음 알 수 없음
불출여부 2022년 리스크 생산[36] 2022년 리스크 생산[37] 2023년 리스크 생산[38]
2024년 생산[39]

참조

  1. ^ Ramish Zafar (4 March 2022). "TSMC Exceeds 3nm Yield Expectations & Production Can Start Sooner Than Planned". wccftech.com.
  2. ^ Discuss, btarunr. "Samsung 3 nm GAAFET Node Delayed to 2024". TechPowerUp.com. Retrieved 22 November 2021.
  3. ^ Gartenberg, Chaim (26 July 2021). "Intel has a new architecture roadmap and a plan to retake its chipmaking crown in 2025". The Verge. Retrieved 22 December 2021.
  4. ^ "Intel Technology Roadmaps and Milestones". Intel. Retrieved 17 February 2022.
  5. ^ Cutress, Dr Ian. "Where are my GAA-FETs? TSMC to Stay with FinFET for 3nm". Anandtech.com.
  6. ^ "TSMC Plots an Aggressive Course for 3nm Lithography and Beyond - ExtremeTech". Extremetech.com.
  7. ^ "Samsung at foundry event talks about 3nm, MBCFET developments". Techxplore.com. Retrieved 22 November 2021.
  8. ^ Patrick Moorhead (26 July 2021). "Intel Updates IDM 2.0 Strategy With New Node Naming And Transistor And Packaging Technologies". Forbes. Retrieved 18 October 2021.
  9. ^ "TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is"". Pcgamesn.co. Retrieved 20 April 2020.
  10. ^ Samuel K. Moore (21 July 2020). "A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric". IEEE Spectrum. IEEE. Retrieved 20 April 2021.
  11. ^ Jason Cross (25 August 2020). "TSMC details its future 5nm and 3nm manufacturing processes—here's what it means for Apple silicon". Macworld. Retrieved 20 April 2021.
  12. ^ Anton Shilov (31 August 2020). "The future of leading-edge chips according to TSMC: 5nm, 4nm, 3nm and beyond". Techradar.com. Retrieved 20 April 2021.
  13. ^ Kobayashi, Toshio; Horiguchi, Seiji; Miyake, M.; Oda, M.; Kiuchi, K. (December 1985). "Extremely high transconductance (above 500 mS/mm) MOSFET with 2.5 nm gate oxide". 1985 International Electron Devices Meeting: 761–763. doi:10.1109/IEDM.1985.191088. S2CID 22309664.
  14. ^ Ahmed, Khaled Z.; Ibok, Effiong E.; Song, Miryeong; Yeap, Geoffrey; Xiang, Qi; Bang, David S.; Lin, Ming-Ren (1998). "Performance and reliability of sub-100 nm MOSFETs with ultra thin direct tunneling gate oxides". 1998 Symposium on VLSI Technology Digest of Technical Papers (Cat. No.98CH36216): 160–161. doi:10.1109/VLSIT.1998.689240. ISBN 0-7803-4770-6. S2CID 109823217.
  15. ^ Ahmed, Khaled Z.; Ibok, Effiong E.; Song, Miryeong; Yeap, Geoffrey; Xiang, Qi; Bang, David S.; Lin, Ming-Ren (1998). "Sub-100 nm nMOSFETs with direct tunneling thermal, nitrous and nitric oxides". 56th Annual Device Research Conference Digest (Cat. No.98TH8373): 10–11. doi:10.1109/DRC.1998.731099. ISBN 0-7803-4995-4. S2CID 1849364.
  16. ^ Schwierz, Frank; Wong, Hei; Liou, Juin J. (2010). Nanometer CMOS. Pan Stanford Publishing. p. 17. ISBN 9789814241083.
  17. ^ Wakabayashi, Hitoshi; Yamagami, Shigeharu; Ikezawa, Nobuyuki; Ogura, Atsushi; Narihiro, Mitsuru; Arai, K.; Ochiai, Y.; Takeuchi, K.; Yamamoto, T.; Mogami, T. (December 2003). "Sub-10-nm planar-bulk-CMOS devices using lateral junction control". IEEE International Electron Devices Meeting 2003: 20.7.1–20.7.3. doi:10.1109/IEDM.2003.1269446. ISBN 0-7803-7872-5. S2CID 2100267.
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  20. ^ Patterson, Alan (12 December 2016), "TSMC Plans New Fab for 3nm", Eetimes.com
  21. ^ Patterson, Alan (2 October 2017), "TSMC Aims to Build World's First 3-nm Fab", Eetimes.com
  22. ^ Zafar, Ramish (15 May 2019). "TSMC To Commence 2nm Research In Hsinchu, Taiwan Claims Report". Wccftech.com.
  23. ^ "TSMC to start production on 5nm in second half of 2020, 3nm in 2022". Techspot.com.
  24. ^ Armasu 2019-12-06T20:26:59Z, Lucian. "Report: TSMC To Start 3nm Volume Production In 2022". Tom's Hardware.
  25. ^ "TSMC 3nm process fab starts construction - mass production in 2023". Gizchina.com. 25 October 2019.
  26. ^ Friedman, Alan. "TSMC starts constructing facilities to turn out 3nm chips by 2023". Phone Arena.
  27. ^ "Imec and Cadence Tape Out Industry's First 3nm Test Chip", Cadence.com (press release), 28 February 2018
  28. ^ "Samsung Unveils 3nm Gate-All-Around Design Tools - ExtremeTech". Extremetech.com.
  29. ^ Armasu, Lucian (11 January 2019), "Samsung Plans Mass Production of 3nm GAAFET Chips in 2021", www.tomshardware.com
  30. ^ Samsung: 3nm process is one year ahead of TSMC in GAA and three years ahead of Intel, 6 August 2019
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  39. ^ Cutress, Dr Ian (17 February 2022). "Intel Discloses Multi-Generation Xeon Scalable Roadmap: New E-Core Only Xeons in 2024". www.anandtech.com.

추가 읽기

  • Lapedus, Mark (21 June 2018), "Big Trouble At 3nm", semiengineering.com
  • Bae, Geumjong; Bae, D.-I.; Kang, M.; Hwang, S.M.; Kim, S.S.; Seo, B.; Kwon, T.Y.; Lee, T.J.; Moon, C.; Choi, Y.M.; Oikawa, K.; Masuoka, S.; Chun, K.Y.; Park, S.H.; Shin, H.J.; Kim, J.C.; Bhuwalka, K.K.; Kim, D.H.; Kim, W.J.; Yoo, J.; Jeon, H.Y.; Yang, M.S.; Chung, S.-J.; Kim, D.; Ham, B.H.; Park, K.J.; Kim, W.D.; Park, S.H.; Song, G.; et al. (December 2018), "3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications", 2018 IEEE International Electron Devices Meeting (IEDM) (conference paper), pp. 28.7.1–28.7.4, doi:10.1109/IEDM.2018.8614629, ISBN 978-1-7281-1987-8, S2CID 58673284

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