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BEOL(금속화 계층) 및 FEOL(기기)
CMOS 제작 공정
회선의 백엔드(BEOL)는 개별 장치(트랜지스터, 캐패시터, 저항기 등)가 금속화층인 웨이퍼의 배선과 상호 연결되는 IC 제조의 두 번째 부분이다. 일반적인 금속은 구리와 알루미늄이다.[1] BEOL은 일반적으로 금속의 첫 번째 층이 웨이퍼에 침전될 때 시작된다. BEOL에는 접점, 절연층(유전층), 금속 수준 및 칩-패키지 연결을 위한 본딩 현장이 포함된다.
마지막 FEOL 단계 후에는 분리된 트랜지스터가 있는 웨이퍼가 있다(배선 없음). 제작 단계 접점(패드)의 BEOL 부분에서는 상호연결선, 비아 및 유전체 구조가 형성된다. 현대 IC 공정의 경우 BEOL에 10개 이상의 금속 층을 추가할 수 있다.
BEOL의 단계:
- 선원 및 배수 지역 및 폴리실리콘 지역의 규산화.
- 유전체(첫 번째, 하위 레이어는 사전 금속 유전체(PMD) - 실리콘 및 폴리실리콘에서 금속을 분리하기 위해), CMP 프로세싱
- PMD에 구멍을 내고, 그 안에 접점을 만들어라.
- 금속층 1 추가
- 두 번째 유전체(IMD)를 추가하십시오.
- 낮은 금속과 높은 금속을 연결하기 위해 유전체를 통해 비아스를 만든다. 금속 CVD 프로세스가 Vias를 채운다.
- 모든 금속 레이어를 가져오려면 4~6단계를 반복하십시오.
- 마이크로칩을 보호하기 위해 최종 패시브 레이어 추가
1998년 이전에는 거의 모든 칩이 금속 상호접속 층에 알루미늄을 사용하였다.[2]
전기 전도도가 가장 높은 4개의 금속은 가장 높은 전도성을 가진 은이고, 그 다음으로는 구리와 금, 그리고 알루미늄이다.[citation needed]
BEOL 이후 클린룸에서 하지 않는 "후공정"(post-fab이라고도 함)이 종종 다른 회사에 의해 이루어진다. 웨이퍼 테스트, 웨이퍼 백그라인딩, 다이 분리, 다이 테스트, IC 포장 및 최종 테스트가 포함된다.
참고 항목
참조
- ^ Karen A. Reinhardt and Werner Kern (2008). Handbook of Silicon Wafer Cleaning Technology (2nd ed.). William Andrew. p. 202. ISBN 978-0-8155-1554-8.
- ^ "Copper Interconnect Architecture".
추가 읽기
- "Chapter 11: Back End Technology". Silicon VLSI Technology: Fundamentals, Practice, and Modeling. Prentice Hall. 2000. pp. 681–786. ISBN 0-13-085037-3.
- "Chapter 7.2.2: CMOS Process Integration: Backend-of-the-line Integration". CMOS: Circuit Design, Layout, and Simulation. Wiley-IEEE. 2010. pp. 199–208 [177–79]. ISBN 978-0-470-88132-3.
