공정코너

Process corners

반도체 제조에서 공정 코너는 반도체 웨이퍼에 집적회로 설계를 적용할 때 사용되는 제조 매개변수의 변화를 가리키는 DoE(Design-of-Experties) 기법의 예다.프로세스 코너는 웨이퍼에 식각된 회로가 올바르게 작동해야 하는 이러한 파라미터 변동의 극치를 나타낸다.이러한 프로세스 코너에서 조립된 장치에서 작동하는 회로는 지정된 온도보다 느리거나 빠를 수 있으며 더 낮거나 더 높은 온도 및 전압에서 작동하지만 회로가 전혀 작동하지 않는 경우 설계는 부적절한 설계 마진을 갖는 것으로 간주된다.[1]

반도체 제조업체는 통합 회로 설계의 견고성을 검증하기 위해 이러한 극한에 따라 공정 파라미터를 조정해 온 웨이퍼 그룹인 코너 로트를 제작하고 전압, 클록 fr과 같은 환경 조건의 다양한 증분에서 이러한 특수 웨이퍼로 만든 장치를 시험할 것이다.특성화라고 하는 프로세스에서 조합(두 개 또는 때로는 세 개 모두를 함께)으로 적용되는 등, 그리고 온도.이러한 테스트의 결과는 이러한 환경 조건의 특정 조합에 대해 장치가 고장나기 시작하는 경계 한계를 명확하게 나타내는 샤무 플롯이라고 알려진 그래프 기법을 사용하여 표시된다.

코너로트 분석은 한 로직 상태에서 다른 로직 상태로 전환되는 동안 트랜지스터 전환 속도에 대한 공정 편차의 직접적인 영향 때문에 디지털 전자제품에 가장 효과적이며, 이는 증폭기와 같은 아날로그 회로와 관련이 없다.

디지털 전자제품에 대한 중요성

VLSI(Very-Large-Scale Integration) 통합 회로 마이크로프로세서 설계 및 반도체 제작에서 프로세스 코너는 실리콘 웨이퍼의 트랜지스터에서 공칭 도핑 농도(및 기타 파라미터[2])로부터 3 또는 6 시그마 변동을 나타낸다.이러한 변화는 디지털 신호의 듀티 사이클과 슬루 레이트에 상당한 변화를 일으킬 수 있으며, 때로는 전체 시스템의 치명적인 고장을 초래할 수 있다.

웨이퍼를 이송할 때 클린룸의 습도나 온도 변화가 경미하거나 웨이퍼의 중심을 기준으로 한 다이 위치에 의해 발생하는 등 여러 가지 이유로 변동이 발생할 수 있다.

코너 종류

도식화된 도메인에서 작업할 때, 우리는 보통 FEOL(Front-End of Line) 프로세스 코너로만 작업한다. 이러한 코너들은 장치의 성능에 영향을 주기 때문이다.그러나 백엔드 라인(BEOL) 파라시틱스에 영향을 미치는 직교 공정 매개변수 집합이 있다.

FEOL 코너

프로세스 코너에 대한 하나의 명명 규칙은 2글자 지정자를 사용하는 것인데, 여기서 첫 글자는 N-채널 MOSFET(NMOS) 코너, 두 번째 글자는 P채널(PMOS) 코너를 가리킨다.이 명명 규칙에는 세 가지 코너가 존재한다: 전형적, 신속, 느리다.빠른 코너와 느린 코너는 각각 정상보다 높고 낮은 캐리어 모빌리티를 보여준다.예를 들어 FS로 지정된 코너는 빠른 NFET와 느린 PFET를 의미한다.

따라서 다섯 가지 가능한 코너가 있다: 전형적(TT) (실제로 n 대 p 이동성 그래프의 코너가 아니라 코너라고 불림), 빠른 속도(FF), 느린 속도(SS), 느린 속도(FS), 느린 속도(SF).첫 번째 세 가지 코너(TT, FF, SS)는 이븐 코너라고 불리는데, 두 장치 유형이 모두 균등하게 영향을 받으며 일반적으로 회로의 논리적 정확성에 부정적인 영향을 미치지 않기 때문이다.결과 장치는 더 느리거나 더 빠른 클럭 주파수에서 작동할 수 있으며, 종종 그렇게 고정된다.마지막 두 코너(FS, SF)는 "스킬드" 코너로 불리며, 우려의 원인이 된다.이는 한 유형의 FET가 다른 유형의 FET보다 훨씬 빠르게 전환될 것이며, 이러한 형태의 불균형 스위칭은 출력의 한쪽 에지가 다른 에지보다 훨씬 적은 슬루(slew)를 갖게 할 수 있기 때문이다.그러면 빗장 장치는 논리 체인에 잘못된 값을 기록할 수 있다.

BEOL 코너

FETs 자체 외에도 더 작은 기술 노드에서 나타나는 온칩 변동(OCV) 효과가 더 많다.여기에는 구조물을 통해서뿐만 아니라 온칩 인터커넥트에 대한 공정, 전압 및 온도(PVT) 변동 효과가 포함된다.

추출 도구는 종종 공정 대상의 공칭 단면을 반영하기 위한 공칭 코너를 가진다.그런 다음, 허용된 공정 변동에 있는 가장 작고 가장 큰 단면을 모형화하기 위해 모서리와 가장 작은 단면을 작성했다.간단한 사고 실험에 따르면 수직 간격이 가장 큰 단면 중 가장 작은 단면이 가장 작은 연결 캐패시턴스를 생성한다는 것을 알 수 있다.CMOS 디지털 회로는 저항보다 캐패시턴스에 더 민감하므로 처음에는 이러한 변화를 수용할 수 있었다.프로세스가 진화하고 배선의 저항이 더욱 중요해짐에 따라, 저항을 위한 최소 및 최대 단면적을 모델링하기 위해 추가적으로 rcbest와 rcworst가 생성되었다.그러나 한 가지 변화는 단면저항이 산화물의 두께(선 사이의 수직 간격)에 의존하지 않는다는 것이다. 따라서 rcbest의 경우 가장 큰 것이 사용되고 가장 작은 것은 rcworst의 경우 가장 작은 것이 사용된다.

모서리에 대한 회계

이러한 변동 효과에 대처하기 위해, 현대 기술 프로세스는 설계가 실행되기 전에 코너 스큐 효과를 감지할 수 있는 모든(또는 최소한 TT, FS 및 SF) 프로세스 코너에 대해 SPICE 또는 BSIM 시뮬레이션 모델을 제공하는 경우가 많으며, 이를 통해 회로 설계자는 (파라시틱스 추출을 통해) 테이프로 배치하기 전에 코너 스큐 효과를 감지할 수 있다.

참조

  1. ^ Weste, Neil H.E. & Harris, David (2005). CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed. Addison-Wesley, pp.231-235. ISBN 0-321-14901-7.
  2. ^ Goering, Richard (2005-11-21). "Variability upends designers' plans". EETimes.com. Retrieved 2009-01-22.
  3. ^ http://abelite-da.com/wp-content/uploads/2012/02/C8.png[데드링크]

외부 링크