7nm 공정

7 nm process
반도체
장치
날조
MOSFET 스케일링
(프로세스 노드)
미래.

반도체 제조에서, 국제 반도체 기술 로드맵은 7nm 공정을 10nm 노드 다음의 MOSFET 기술 노드로 정의합니다.멀티게이트 모스펫 기술의 일종인 핀펫(FinFET, 핀 전계효과 트랜지스터) 기술을 기반으로 합니다.

대만 반도체 제조회사(TSMC)는 2016년 6월에 N7이라고 불리는 7nm 공정을 이용한 256 Mbit SRAM 메모리 칩을 생산하기 시작했고,[1] 삼성은 2018년에 7LPP라고 불리는 7nm 공정을 양산하기 시작했습니다.[2]애플 A12 바이오닉은 2018년 9월 애플의 행사에서 처음으로 대중 시장용으로 개발된 7nm 모바일 프로세서입니다.[3]2018년 8월 31일 애플 A12 바이오닉 기린 980 이전에 화웨이가 자체적으로 7nm 프로세서를 발표했지만 애플 A12 바이오닉은 기린 980 이전에 소비자들에게 대중적, 대량 시장용으로 출시되었습니다.두 칩 모두 TSMC에서 제조하였습니다.[4]

2017년 AMD는 서버 및 데이터 센터용 "Rome"(EPYC 2) 프로세서를 출시했는데, 이 프로세서는 TSMC의 N7 노드를[5] 기반으로 하며 최대 64개의 코어와 128개의 스레드를 지원합니다.또한 최대 16개의 코어와 32개의 스레드를 갖춘 "Matise" 소비자용 데스크톱 프로세서도 출시했습니다.그러나 로마 멀티칩 모듈(MCM)의 입출력 다이는 글로벌파운드리의 14nm(14HP) 공정으로 제작된 반면, 마티스의 입출력 다이는 글로벌파운드리의 12nm(12LP+) 공정으로 제작되었습니다.라데온 RX 5000 시리즈 역시 TSMC의 N7 프로세스를 기반으로 합니다.

그러나 적어도 1997년부터 "노드"는 게이트 길이, 금속 피치 또는 게이트 피치와 관련 없이 새로운 세대의 공정 기술을 나타내는 마케팅 목적의[6] 상용 명칭이 되었습니다.[7][8][9]그러나 개별 트랜지스터 내에서 가장 작은 치수인 핀 폭은 7nm가 될 수 있습니다.[10]트랜지스터 밀도에서 TSMC와 삼성의 10nm(10LPE) 공정은 인텔의 14nm와 10nm 공정 사이에 있습니다.

역사

기술 데모

7nm 스케일의 MOSFET은 2000년대 초반에 연구자들에 의해 처음으로 입증되었습니다.2002년에 브루스 도리스, 오메르 도쿠마시, 메이케이 이영 그리고 안다 모쿠타를 포함한 IBM 연구팀은 6 nm 실리콘 온 인슐레이터(SOI) MOSFET을 만들었습니다.[11][12]2003년, 와카바야시 히토시와 야마가미 시게하루가 이끄는 NEC의 연구팀은 5 nm 모스펫을 만들었습니다.[13][14]

2015년 7월, IBM은 실리콘 게르마늄 공정을 사용하여 7nm 기술을 적용한 최초의 기능성 트랜지스터를 개발했다고 발표했습니다.[15][16][17][18]

2016년 6월, TSMC는 7nm 공정에서 256 Mbit SRAM 메모리 셀을 생산했으며 [1]셀 면적은 0.027평방 마이크로미터(550F2)[spelling?]로 합리적인 위험 생산 수율을 보였습니다.[19]

예상되는 상용화 및 기술

2016년 4월, TSMC는 2017년 상반기에 7nm 시험 생산을 시작할 것이라고 발표했습니다.[20]2017년 4월, TSMC는 극자외선 리소그래피([1]EUV)를 이용한 7nm(N7FF+) 공정을 이용한 256 Mbit SRAM 메모리 칩의 위험 생산을 시작했습니다.[21]TSMC의 7nm 생산 계획은 2017년 초에 이 프로세스 노드(N7FF)에 최초로 DUV(딥 자외선) 침지 리소그래피를 사용하고 2017년 2분기부터 2018년 2분기까지 리스크에서 상업용 볼륨 제조로 전환하는 것이었습니다.또한, 그들의 후기 세대 7nm(N7FF+) 생산은 EUV 다중 패터닝을 사용하고 2018년에서 2019년 사이에 위험에서 대량 제조로 예상 전환할 계획입니다.[22]

2016년 9월, GlobalFoundrys는 2017년 하반기에 시험 생산을, 2018년 초에 위험 생산을 발표했으며 테스트 칩은 이미 실행 중입니다.[23]

2017년 2월, 인텔은 애리조나주 챈들러(Chandler)에서 7nm(Intel 4[24]) 제조 공정을 사용하여 마이크로프로세서를 생산할 것이라고 발표했습니다.[25]회사는 이 프로세스 노드에서 피쳐 길이에 대한 예상 값을 게시하지 않았습니다.

2018년 4월, TSMC는 7nm(CLN7FF, N7) 칩의 대량 생산을 발표했습니다.2018년 6월, 그 회사는 대량 생산 증가를 발표했습니다.[2]

2018년 5월, 삼성은 올해 7nm(7LPP) 칩 생산을 발표했습니다.ASML Holding NV는 EUV 리소그래피 기계의 주요 공급업체입니다.[26]

2018년 8월, 글로벌파운드리는 비용을 이유로 7nm 칩의 개발을 중단한다고 발표했습니다.[27]

2018년 10월 28일, 삼성은 2세대 7nm 공정(7LPP)이 위험 생산에 들어갔으며 2019년에 양산에 들어갈 것이라고 발표했습니다.

2019년 1월 17일, TSMC는 2018년 4분기 실적 발표에서 고객마다 7nm의 2세대 "다른 맛"을 가질 것이라고 언급했습니다.[28]

2019년 4월 16일, TSMC는 2021년부터 양산될 것으로 예상되는 6nm 공정(CLN6FF, N6)을 발표했습니다.[29]N6는 EUVL을 최대 5 계층으로 사용하는데 비해 N7+ 프로세스에서는 최대 4 계층으로 사용합니다.[30]

2019년 7월 28일, TSMC는 N7 공정과 마찬가지로 DUV 기반인 N7P라고 불리는 두 번째 7세대 공정을 발표했습니다.[31]N7P는 원래의 7nm와 완전히 IP 호환되는 반면 N7+(EUV 사용)는 그렇지 않기 때문에 N7+(이전에 '7nm+'로 발표됨)는 '7nm'와 별개의 프로세스입니다.EUV 기반의 또 다른 공정인 N6('6nm')은 TSMC의 5nm(N5) 공정보다도 늦게 출시될 예정이며, N7과 IP 호환성이 있습니다.TSMC는 2019년 1분기 실적 발표에서 N7+가 2019년에 10억 달러 미만의 수익을 창출할 것이라고 2018년 4분기 발표했습니다[28].[32]

2019년 10월 5일, AMD는 TSMC의 N7+ 프로세스를 사용하여 제작된 밀라노 칩을 특징으로 하는 EPYC Roadmap을 발표했습니다.[33]

2019년 10월 7일, TSMC는 N7+ 제품을 대량으로 시장에 공급하기 시작했다고 발표했습니다.[34]

2021년 7월 26일, 인텔은 향후 프로세스 노드의 이름을 모두 변경하는 새로운 제조 로드맵을 발표했습니다.[24]TSMC의 N7 공정과 거의 맞먹는 인텔의 10nm Enhanced SuperF(10ESF)는 이제 인텔 7로 불리고, 그들의 초기 7nm 공정은 이제 인텔 4로 불립니다.[24][35]이에 따라 인텔 7을 기반으로 한 인텔의 첫 번째 프로세서는 2022년 하반기에 출시될 예정이며, 인텔은 앞서 2023년에 7nm 프로세서를 출시할 것이라고 발표했습니다.[36]

기술사업화

2018년 6월 AMD는 2018년 하반기에 7nm 라데온 인스팅트 GPU를 출시한다고 발표했습니다.[37]2018년 8월, 이 회사는 GPU의 출시를 확정했습니다.[38]

2018년 8월 21일, 화웨이는 자사의 하이실리콘 기린 980 SoC를 TSMC의 7nm(N7) 공정을 이용하여 제조한 화웨이 메이트 20 및 메이트 20 프로에 사용할 것이라고 발표했습니다.

2018년 9월 12일, 애플은 아이폰 XS와 아이폰 XR에 TSMC의 7nm(N7) 공정으로 만들어진 A12 바이오닉 칩을 발표했습니다.A12 프로세서는 화웨이 메이트 20보다 먼저 출시되면서 대량 시장에 사용되는 최초의 7nm 칩이 되었습니다.[39][40]2018년 10월 30일, 애플은 TSMC의 7nm(N7) 공정으로 제작된 아이패드 프로에 사용되는 A12X 바이오닉 칩을 발표했습니다.[41]

2018년 12월 4일, Qualcomm은 TSMC의 7nm(N7) 공정을 사용하여 만들어진 스냅드래곤 855 및 8cx를 발표했습니다.[42]2018년 12월 18일에 발표된 레노버 Z5 프로 GT는 스냅드래곤 855를 탑재한 최초의 양산품입니다.[43]

2019년 5월 29일 미디어Tek는 TSMC 7nm 공정을 이용해 구축한 5G SoC를 발표했습니다.[44]

2019년 7월 7일, AMD는 TSMC 7nm 공정과 젠2 마이크로아키텍처를 기반으로 한 라이젠 3000 시리즈의 중앙 처리 장치를 공식 출시했습니다.

2019년 8월 6일, 삼성은 자사의 7LPP 공정을 이용하여 제작된 최초의 칩인 엑시노스 9825 SoC를 발표했습니다.엑시노스 9825는 EUVL을 탑재한 최초의 대중 시장용 칩입니다.[45]

2019년 9월 6일, 화웨이는 TSMC의 N7 및 N7+ 공정을 사용하여 구축된 HiSilicon Kirin 990 4G 및 990 5G SoC를 발표했습니다.[46]

2019년 9월 10일, 애플은 TSMC의 2세대 N7P 공정을 이용하여 제조된 아이폰 11과 아이폰 11 프로에 사용되는 A13 바이오닉 칩을 발표했습니다.[47]

2020년 2분기 TSMC 매출은 7nm(N7노드) 제조가 36%를 차지했습니다.[48]

2020년 8월 17일, IBM은 파워10 프로세서를 발표했습니다.[47]

2021년 7월 26일, 인텔은 올더레이크 프로세서를 10nm 인핸스드 슈퍼핀(10nm Enhanced SuperFin)이라는 새로운 브랜드의 인텔 7 공정을 사용하여 제조할 것이라고 발표했습니다.[24]이 프로세서들은 2021년 하반기에 출시될 예정입니다.이 회사는 앞서 현재 인텔 4로 불리는 [24]7nm 마이크로프로세서 제품군인 '메트로 레이크'가 2023년에 출시될 예정입니다.[49][50]

7nm 패터닝 어려움

피치 분할 문제.연속적인 리소에치 패터닝은 오버레이 오류 및 다양한 노출로 인한 CD 오류가 발생할 수 있습니다.
스페이서 패턴 문제.스페이서 패터닝은 스페이서에 의해 직접 패터닝된 특징에 대한 CD 컨트롤이 우수하지만 스페이서 사이의 공간은 코어 및 갭 모집단으로 분할될 수 있습니다.
선 절단에 대한 중첩 오류 영향.절단 구멍 노출에 대한 오버레이 오류는 선 끝(위)을 왜곡하거나 인접 선(아래)을 침해할 수 있습니다.
2개의 막대 EUV 패턴 문제.EUV 리소그래피에서 한 기능은 두 기능이 동시에 초점이 맞춰지지 않을 수 있습니다. 한 기능은 다른 기능과 크기가 다르며, 초점을 통해 두 기능이 모두 다르게 이동할 수도 마찬가지입니다.
7nm EUV 확률적 실패 확률. 7nm 특징은 ~20nm 폭에 근접할 것으로 예상됩니다.EUV 확률적 고장 확률은 30 mJ/cm의2 일반적으로 적용되는 선량에 대해 측정할 수 있을 정도로 높습니다.

7nm 주조 공장 노드는 피치 분할, 자체 정렬 패터닝 및 EUV 리소그래피와 같은 패터닝 기술 중 하나 또는 이들의 조합을 활용할 것으로 예상됩니다.이러한 각각의 기술은 주변 기능을 모두 포함하는 패턴 배치뿐만 아니라 임계 치수(CD) 제어에 있어서 상당한 과제를 안고 있습니다.

피치 분할

피치 분할(pitch spliting)은 너무 가까이 있는 특징들을 서로 다른 마스크들에 분할하는 것을 수반하며, 이 마스크들은 연속적으로 노출되고, 이어서 리소-에칭 처리가 뒤따릅니다.서로 다른 노출을 사용하기 때문에 두 노출 사이에는 항상 오버레이 오류가 발생할 위험이 있으며 다른 노출로 인해 발생하는 서로 다른 CD도 있습니다.

스페이서패턴

스페이서 패터닝은 미리 패터닝된 피처들 상에 층을 증착하고, 그 피처들의 측벽들 상에 스페이서들(core feature)을 형성하기 위해 다시 에칭하는 것을 포함합니다.핵심 특징을 제거한 후 스페이서를 식각 마스크로 사용하여 기본 레이어의 트렌치를 정의합니다.스페이서 CD 제어는 일반적으로 우수하지만, 트렌치 CD는 코어 피쳐가 위치한 곳에 위치하거나 나머지 갭에 위치할 수 있는 두 가지 가능성으로 인해 두 모집단 중 하나에 속할 수 있습니다.이것은 'pitch walking' 이라고 알려져 있습니다.[51]일반적으로 피치 = 코어 CD + 갭 CD + 2 * 스페이서 CD를 사용하지만 코어 CD = 갭 CD를 보장하지는 않습니다.게이트 또는 활성 영역 격리(예컨대, 핀)와 같은 FEOL 특징들의 경우, 트렌치 CD는 스페이서 정의 CD만큼 중요하지 않으며, 이 경우 스페이서 패터닝이 실제로 바람직한 패터닝 방법입니다.

SAQP(self-aligned quadruple patterning)를 사용하는 경우, 첫 번째 스페이서를 대체하는 두 번째 스페이서가 사용됩니다.이 경우, Core CD는 Core CD - 2* 2차 스페이서 CD로 대체되며, Gap CD는 Gap CD - 2* 2차 스페이서 CD로 대체됩니다.따라서 일부 피쳐 치수는 두 번째 스페이서 CD에 의해 엄격하게 정의되고 나머지 피쳐 치수는 코어 CD, 코어 피치 및 첫 번째 및 두 번째 스페이서 CD에 의해 정의됩니다.코어 CD와 코어 피치는 종래의 리소그래피에 의해 정의되는 반면, 스페이서 CD는 리소그래피와 독립적입니다.이는 실제로 추가 노출이 직접 또는 오버레이를 통해 자신의 CD를 정의하는 피치 분할보다 변동이 적을 것으로 예상됩니다.

스페이서 정의 선 또한 절단이 필요합니다.절단된 스폿이 노출 시 이동하여 라인 끝이 왜곡되거나 인접 라인에 침입할 수 있습니다.

7 nm BEOL 패터닝을 위해 자가 정렬된 리소에치 리소에치(SALLE)가 구현되었습니다.[52]

EUV 리소그래피

극자외선 리소그래피(EUV 또는 EUVL이라고도 함)는 일반적인 리소그래피 스타일에서 20 nm 미만의 특성을 해결할 수 있습니다.그러나 EUV 마스크의 3D 반사 특성으로 인해 영상에 새로운 이상이 발생합니다.한 가지 특별한 골칫거리는 동일한 막대 모양의 한 쌍이 동일하게 초점을 맞추지 않는 두 개의 막대 효과입니다.한 기능은 본질적으로 다른 기능의 '그림자'에 있습니다.따라서 두 기능은 일반적으로 초점을 통해 변화하는 서로 다른 CD를 가지고 있으며 이러한 기능은 초점을 통해 위치를 이동합니다.[53][54][55]이러한 효과는 피치 분할 시 발생할 수 있는 것과 유사할 수 있습니다.이와 관련된 문제는 서로 다른 구종의 특징들 간의 최상의 초점 차이입니다.[56]

EUV는 또한 많은 수의 모든 기능을 안정적으로 인쇄하는 데 문제가 있습니다. 일부 연락처가 완전히 없거나 회선이 연결되어 있을 수도 있습니다.이를 확률적 인쇄 실패라고 합니다.[57][58]불량수준은 1K/mm2 수준입니다.[59]

EUV의 경우 주로 조명 제약으로 인해 팁-투-팁 갭을 제어하기가 어렵습니다.[60]절단선에 대해서는 별도의 노출이 좋습니다.

감쇠된 위상 이동 마스크는 ArF 레이저 파장(193 nm)과 임의로 피치된 접촉을 위한 적절한 포커스 윈도우를 위해 90 nm 노드에 대해 생산에 사용되었지만,[61][62] EUV에서는 이러한 해상도 향상을 사용할 수 없습니다.[63][64]

2021년 SPIE의 EUV 리소그래피 컨퍼런스에서 TSMC 고객은 EUV 접촉 수율이 몰입 멀티패터닝 수율과 유사하다고 보고했습니다.[65]

이전 노드와의 비교

이러한 문제로 인해, 7nm는 BEOL(Back End of Line)에서 전례 없는 패터닝 어려움을 야기합니다.이전의 대용량, 수명이 긴 파운드리 노드(Samsung 10 nm, TSMC 16 nm)는 더 단단한 피치 금속층을 위해 피치 분할을 사용했습니다.[66][67][68]

주기 시간: 몰입 대 EUV

과정 침지 (≥ 275 WPH) EUV(1,500 웨이퍼/일)[70]
단일 패턴 레이어:
침지에 의한 1일		 웨이퍼/일 6000장 웨이퍼/일 1500장
이중 패턴 레이어:
침지로 2일 완료		 6000 웨이퍼/2일 3000 웨이퍼/2일
3중 패턴 레이어:
3일간 침지 완료		 6000 웨이퍼/3일 웨이퍼 4500장/3일
쿼드 패턴 레이어:
침지로 4일 완료		 웨이퍼 6000장/4일 웨이퍼 6000장/4일

현재 몰입 도구의 속도가 빨라졌기 때문에, 다중 패턴화는 여전히 대부분의 층에서 사용됩니다.몰입 쿼드-패터닝이 필요한 층들에서, EUV에 의한 층 완성 처리량은 유사합니다.다른 층들에서는, 몰입이 멀티패터닝을 통해서도 층을 완성하는데 더 생산적일 것입니다.

7nm 설계 규칙 관리(양적 생산 시)

TSMC가 현재 실행하고 있는 7nm 금속 패터닝은 셀 높이를 줄이기 위해 필요에 따라 별도의 마스크의 셀 내에 컷이 삽입된 자가 정렬 이중 패터닝(SADP) 라인을 포함합니다.[71]그러나 성능에 가장 중요한 요소인 핀을 형성하기 위해 SAQP(self-aligned quad patterning)가 사용됩니다.[72]또한 설계 규칙 검사를 통해 다중 패턴화를 방지할 수 있으며 절단 마스크가 하나만 필요할 만큼 충분한 간격을 확보할 수 있습니다.[72]

7nm 프로세스 노드 및 프로세스 제품

4개의 다른 제조업체(TSMC, 삼성, SMIC, Intel)가 프로세스 노드를 명명하는 것은 부분적으로 마케팅 중심이며 칩 상의 측정 가능한 거리와 직접적인 관련이 없습니다. 예를 들어, TSMC의 7nm 노드는 Intel이 추가 반복을 발표하기 전에 Intel의 계획된 10nm 노드와 일부 주요 차원에서 유사했습니다.10nm Enhanced SuperFin의 Tating은 마케팅의 이유로 나중에 인텔 7로 이름이 변경되었습니다.[73][74]

7nm에서의 EUV 구현은 여전히 제한적이기 때문에, 멀티패터닝은 여전히 비용과 수율에 중요한 역할을 합니다. EUV는 추가적인 고려 사항을 추가합니다.대부분의 중요 계층의 해상도는 여전히 다중 패터닝에 의해 결정됩니다.예를 들어, 삼성의 7nm의 경우 EUV 단일 패턴의 36nm 피치 레이어를 사용하더라도 44nm 피치 레이어는 여전히 4중 패턴으로 처리됩니다.[75]

7nm 프로세스 노드 및 프로세스 제품
삼성 TSMC 인텔 SMIC
공정명 7LPP[76][77] 6LPP[78] N7[79] N7P[31] N7+[80] N6 인텔 7[24][disputed – discuss] (10nm)[81] N+1 (>7nm) N+2 (7nm) 7nm EUV
트랜지스터밀도(MTR/mm2) 95.08–100.59[82][83] 112.79 91.2–96.5[84][85] 113.9[84] 114.2[29] 100.76–106.1[86][87] 60.41[88] 89[89] 113.6[90] 알 수 없는 ­
SRAM 비트셀 크기 0.0262 μm2[91] 알 수 없는 ­ 0.027 μm2[91] 알 수 없는 ­ 알 수 없는 ­ 0.0312 μm2 알 수 없는 ­ 알 수 없는 ­ 알 수 없는 ­
트랜지스터 게이트 피치 54nm 알 수 없는 ­ 57nm 알 수 없는 ­ 알 수 없는 ­ 54nm 알 수 없는 ­ 알 수 없는 ­ 알 수 없는 ­
트랜지스터 핀 피치 27nm 알 수 없는 ­ 해당 없음 알 수 없는 ­ 알 수 없는 ­ 34nm 알 수 없는 ­ 알 수 없는 ­ 알 수 없는 ­
트랜지스터 핀 높이 알 수 없는 ­ 알 수 없는 ­ 해당 없음 알 수 없는 ­ 알 수 없는 ­ 53nm 알 수 없는 ­ 알 수 없는 ­ 알 수 없는 ­
최소(금속) 피치 46nm 알 수 없는 ­ 40nm < 40nm 알 수 없는 ­ 40nm[92] 알 수 없는 ­ 42nm 알 수 없는 ­
EUV 이행 36 nm 피치 금속,[75]
전체 레이어 세트의 20%		 알 수 없는 ­ 없음, SAQP(self-aligned quad patterning) 대신 사용 4단 5단 없어요 SAQP에 많이 의존했어요 없음. 없음. 예(N+2 이후)
EUV 제한 웨이퍼 출력 웨이퍼/일[70] 1500장 알 수 없는 ­ 해당 없음 ~ 1,000 웨이퍼/일[93] 알 수 없는 ­ 해당 없음 알 수 없는 ­ 알 수 없는 ­ 알 수 없는 ­
멀티패터닝
(≥ 마스크 2장을 겹겹이)		 핀
게이트
비아(이중패턴)[94]
메탈1(트리플패턴)[94]
44nm 피치 금속 (quad-patterned) 		알 수 없는 ­ 핀
게이트
연락처/비아(4각형 패턴)[95]
가장 낮은 10개의 금속 층		 N7과 동일, 4개의 EUV 계층에서 축소 N7과 동일, 5개의 EUV 계층에서 감소 DUV를 사용한 다중 패턴화 DUV를 사용한 다중 패턴화 알 수 없는 ­
출고여부 2018년 리스크 생산
2019년생산		 2020년 생산 2017년 리스크 생산
2018년생산[1] 		2019년생산 2018년 리스크 생산[1]
2019년생산		 2020년 리스크 생산
2020년 생산		 2021년 생산량[24] 2021년 4월 리스크 생산, 양산 미상 2021년 후반 리스크 생산, 2021년[96] 7월 이후 조용히 생산 미국 금수 조치로 인해 연기됨

GlobalFoundries의 7nm 7LP(Leading Performance) 공정은 밀도가 2배 증가하고 다이당 비용이 14nm 공정에 비해 30-45% 이상 낮으면서 40% 더 높은 성능 또는 60% 이상 더 낮은 전력을 제공했을 것입니다.접촉된 폴리 피치(CPP)는 56 nm, 최소 금속 피치(MMP)는 40 nm로 SADP(Self-Aligned Double Patterning)로 제조되었을 것입니다.6T SRAM 셀의 크기는 0.269 제곱 마이크론일 것입니다.GlobalFoundrys는 EUV 리소그래피를 7LP+[97]라는 개선된 공정에 사용할 계획이었습니다.이후 GlobalFoundrys는 7nm 이상의 모든 공정 개발을 중단했습니다.[98]

이전에 10nm Enhanced SuperF(10ESF)로 알려진 인텔의 새로운 "인텔 7" 프로세스는 이전의 10nm 노드를 기반으로 합니다.노드는 와트당 성능이 10-15% 향상됩니다.한편, 현재 "인텔 4"라고 불리는 그들의 오래된 7nm 공정은 2023년에 출시될 것으로 예상됩니다.[99]인텔 4 노드에 대한 세부 정보는 거의 공개되지 않았지만, 트랜지스터 밀도는 제곱 밀리미터당 최소 2억 2백만 개의 트랜지스터로 추정됩니다.[24][100]2020년 현재 인텔은 폰테 베키오 GPU의 생산을 아웃소싱할 정도로 인텔 4 프로세스에 문제를 겪고 있습니다.[101][102]

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