14 nm 프로세스

반도체 장치 조작
MOSFET 스케일링 (프로세스 노드)
010 µm – 1971 006 µm – 1974 003 µm – 1977 1.5 µm – 1981 001 µm – 1984 800 nm – 1987 600 nm – 1990 350 nm – 1993 250 nm – 1996 180 nm – 1999 130 nm – 2001 090 nm – 2003 065 nm – 2005 045 nm – 2007 032 nm – 2009 022 nm – 2012 014 nm – 2014 010 nm – 2016 007 nm – 2018 005 nm – 2020
미래. 003 nm ~2023년 002 nm ~2024년
반노드 밀도 CMOS 디바이스(멀티게이트) 무어의 법칙 트랜지스터 카운트 반도체 산업 나노일렉트로닉스
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14 nm 프로세스는 22 nm(또는 20 nm) 노드의 후속인 MOSFET 테크놀로지노드를 말합니다.14 nm는 국제 반도체 기술 로드맵(ITRS)에 의해 명명되었습니다.약 2011년까지 22nm 이후의 노드는 16nm가 될 것으로 예상되었다.14nm 노드는 모두 평면 실리콘 CMOS 기술의 비평면 진화형 멀티게이트 MOSFET 기술인 핀전계효과트랜지스터(FinFET) 기술을 사용한다.

삼성전자는 2014년 14nm 칩을 테이프로 감싼 뒤 2013년 ^{[clarification needed]}10nm급 낸드플래시 칩을 제조했다.같은 해 SK하이닉스는 16nm 낸드플래시 양산을 시작했고 TSMC는 16nm 핀펫 생산을 시작했다.이듬해 인텔은 소비자에게 14 nm 스케일 디바이스를 출하하기 시작했습니다.

역사

배경

20nm 미만 제조의 기초는 MOSFET 트랜지스터의 ^[1]진화인 Fin Field-Effect Transistor(Fin 전계효과 트랜지스터)입니다.FinFET 기술은 1989년 ^[2][3]히타치 중앙 연구소의 Digh Hisamoto와 그의 연구팀에 의해 개척되었습니다.

고분자 레지스트에서는 전자빔 리소그래피로도 14nm 분해능을 달성하기 어렵습니다.또한 이온화 방사선의 화학적 효과로 인해 신뢰할 수 있는 분해능이 약 30nm로 제한되며, 이는 최신 침지 리소그래피를 사용하여도 달성할 수 있다.하드마스크 재료와 다중 패턴 처리가 필요합니다.

보다 중요한 제한은 저k 재료에 대한 플라즈마 손상입니다.손상 정도는 일반적으로 20nm ^[4][5]두께이지만 최대 100nm까지 증가할 수 있습니다.저k 소재가 다공성이 될수록 손상 민감도는 더욱 악화될 것으로 예상된다.비교하자면, 구속되지 않은 실리콘의 원자 반경은 0.11 nm입니다.따라서 약 90개의 Si 원자가 채널 길이에 걸쳐서 상당한 누출이 발생합니다.

Tela Innovations and Sequoia Design Systems는 2010년경 ^[6]16/14 nm 노드에 대해 이중 노출을 허용하는 방법론을 개발했습니다.Samsung과 Synopsys는 또한 22nm와 16nm 설계 ^[7]흐름에서 이중 패턴을 구현하기 시작했습니다.Mentor Graphics는 2010년에 ^[8]16 nm의 테스트 칩이 테이핑되었다고 보고했습니다.2011년 1월 17일 IBM은 14nm ^[9]칩 처리 기술을 개발하기 위해 ARM과 협력한다고 발표했습니다.

2011년 2월 18일, 인텔은 애리조나주에 새로운 50억달러 규모의 반도체 제조 공장을 건설한다고 발표했습니다.이 공장은 14nm 제조 공정과 최첨단 300mm ^[10][11]웨이퍼를 사용하여 칩을 제조하도록 설계되어 있습니다.새로운 제조 공장은 Fab 42로 명명될 예정이었고, 건설은 2011년 중반에 시작될 예정이었습니다.인텔은 이 새로운 설비를 "세계에서 가장 진보된 대량 생산 설비"라고 광고하고 2013년에 가동될 것이라고 밝혔다.이후 인텔은 14nm ^[12]칩을 지원하기 위해 공장 개설을 연기하고 기존 설비를 업그레이드하기로 결정했다.2011년 5월 17일 인텔은 Xeon, Core 및 Atom 제품 ^[13]라인에 14 nm 트랜지스터를 포함하는 2014년 로드맵을 발표했습니다.

테크놀로지 데모

1990년대 후반, 히타치 중앙 연구소의 히사모토의 일본 팀은 TSMC의 Chenming Hu와 다양한 UC Berkeley 연구원을 포함한 FinFET 기술 개발을 위한 국제적인 연구팀과 협력하기 시작했습니다.1998년 연구팀은 17nm 공정까지 디바이스를 제작하는 데 성공했습니다.그들은 ^[1]이후 2001년에 15nm FinFET 공정을 개발했다.2002년 UC버클리대 국제 연구팀은 쉬블리 아흐메드(방글라데시), 스콧 벨, 사이러스 타베리(이란), 제프리 보코르, 데이비드 카이저, 천밍후(대만반도체 제조회사), 쓰재킹 류(劉 nm nm) 등 10가지 장치를 시연했다.

2005년에 도시바는 사이드월 스페이서 ^[15]프로세스를 사용하여 게이트 길이 15nm, 핀 폭 10nm의 15nm FinFET 공정을 시연했습니다.16nm 노드의 경우 논리 트랜지스터의 게이트 길이는 약 ^[16]5nm일 것으로 제안되었습니다.2007년 12월, 도시바는 15나노미터의 얇은 ^[17]라인을 사용한 메모리 유닛의 시제품을 시연했습니다.

2009년 12월 대만 정부가 소유한 국립 나노 장치 연구소는 16 nm SRAM ^[18]칩을 생산했습니다.

2011년 9월, 하이닉스는 15 nm NAND ^[19]셀의 개발을 발표했습니다.

2012년 12월 삼성전자는 14nm 칩을 ^[20]테이프로 고정했다.

2013년 9월 인텔은 14nm Broadwell CPU를 탑재한 울트라북 노트북을 선보였습니다.인텔의 CEO Brian Krzanich는 "[CPU]는 ^[21]올해 말까지 출하될 예정입니다"라고 말했습니다.그러나 2014년 ^[22]4분기까지 출하가 더 늦어졌다.

2014년 8월 인텔은 새로운 Core M 프로세서의 14nm 마이크로아키텍처에 대한 자세한 내용을 발표했습니다.이 제품은 인텔의 14nm 제조 공정에서 제조된 최초의 제품입니다.보도자료에 따르면 Core M 프로세서를 기반으로 한 최초의 시스템은 2014년 4분기에 출시될 예정입니다.「인텔의 14 나노미터 테크놀로지는, 2세대 트라이 게이트 트랜지스터를 사용해, 1개의 트랜지스터에 대해서 업계 톱 클래스의 퍼포먼스, 전력, 밀도, 코스트를 실현합니다」라고, 인텔의 시니어 펠로우이자 프로세스·아키텍처·인테그레이션·^[23]디렉터인 마크·보어는 말합니다.

2018년에 ^[24]인텔은 14 nm의 팹 용량이 부족하다고 발표했습니다.

배송 장치

2013년 SK하이닉스는 16nm급 낸드플래시 ^[25]양산을, TSMC는 16nm급 핀펫,^[26] 삼성은 10nm급 낸드플래시 ^[27]양산을 시작했다.

2014년 9월 5일 인텔은 저TDP Core M 패밀리에 속하는 Broadwell 기반 프로세서(Core M-5Y10, Core M-5Y10a 및 Core M-5Y70)^[28]를 최초로 출시했습니다.

2015년 2월, 삼성은 자사의 주력 스마트폰인 갤럭시 S6와 S6 엣지에 14 nm 엑시노스 시스템 온 칩(SoC)^[29]을 탑재할 것이라고 발표했다.

2015년 3월 9일, Apple Inc.는 14 nm 인텔 프로세서를 사용한 "Early 2015" 맥북과 맥북 프로를 출시했습니다.주목할 만한 것은 i7-5557U로 인텔 Iris Graphics 6100과 3.1GHz로 동작하는2개의 코어를 탑재하고 있으며,^[30][31] 소비전력은 28와트에 불과합니다.

애플은 2015년 9월 25일 삼성에서 14nm, 대만 TSMC(Taiwan Semiconductor Manufacturing Company)에서 16nm로 제작된 '데스크탑급' A9^[32] 칩을 탑재한 아이폰6S와 아이폰6S 플러스를 출시했다.

2016년 5월 엔비디아는 TSMC의 16nm 핀펫 기술과 삼성의 14nm 핀펫 기술을 ^[33][34]통합한 파스칼 아키텍처를 기반으로 한 지포스 10 시리즈 GPU를 출시했다.

AMD는 2016년 6월 삼성에서 14nm 핀펫 기술을 채택한 폴라리스 아키텍처 기반의 라데온 RX 400 GPU를 출시했다.이 테크놀로지는 듀얼 ^[35]소싱용으로 GlobalFoundries에 라이선스되었습니다.

2016년 8월 2일, 마이크로소프트는 TSMC가 16nm를 사용한 Xbox One S를 출시했다.

2017년 3월 2일 AMD는 Zen 아키텍처를 기반으로 한 Ryzen CPU를 출시하였으며,^[36] 이는 GlobalFoundries에 구축 허가를 받은 삼성의 14nm FinFET 기술을 통합하였습니다.

2017년 ^[37]10월에 도입된 NEC SX-Aurora TSUBASA 프로세서는 TSMC의 16nm FinFET 프로세스를 사용하며 NEC SX 슈퍼컴퓨터와 ^[38]함께 사용하도록 설계되었습니다.

2018년 7월 22일, GlobalFoundries는 ^[39]삼성으로부터 라이센스를 받은 14LP 프로세스를 기반으로 12nm의 최고 성능(12LP) 프로세스를 발표했습니다.

엔비디아는 2018년 9월 TSMC의 12nm 공정으로 만든 1m2당 ^[40]2467만개의 트랜지스터 밀도를 가진 튜링(마이크로아키텍처) 기반의 GPU를 출시했다.

14 nm 프로세스 노드

	ITRS 논리 디바이스 기본 규칙 (2015)	삼성[a]	TSMC	인텔(R)	글로벌 기반[b]	SMIC
공정명	최대 16/14 nm	최대 14 nm	최대 16/12 nm	최대 14 nm	14/12 nm[41]	14 nm
트랜지스터 밀도(MTR/mm2)	불명	32.94[39]	28.88[42] (16 nm) 33.8[43] (12 nm)	37.5[44][c]	30.59[39] (14 nm) 36.71[39] (12 nm)	30개[46]
트랜지스터 게이트 피치	최대 70 nm	최대 78 nm ~14 LPE (HD) 최대 78 nm~14LPP(HD) 최대 84 nm~14LPP(UHP) 최대 84 nm~14LPP(HP)	최대 88 nm	최대 70 nm(14 nm) 70 nm(14 nm +) 84 nm (14 nm + + )	84	?
인터커넥트 피치	최대 56 nm	최대 67 nm	최대 70 nm	최대 52 nm	?	?
트랜지스터 핀 피치	최대 42 nm	최대 49 nm	최대 45 nm	최대 42 nm	48	?
트랜지스터 핀 폭	최대 08 nm	최대 08 nm	불명	최대 08 nm	?	?
트랜지스터 핀 높이	최대 42 nm	최대 38 nm	최대 37 nm	최대 42 nm	?	?
생산년도	2015	2013	2013	2014	2016	2019

트랜지스터 밀도를 제외하고 수치가 작을수록 좋습니다.이 경우 그 ^[47]반대입니다.트랜지스터 게이트 피치는 CPP(접촉 폴리 피치)라고도 하며 상호 연결 피치는 MMP(최소 금속 ^{[48][49][50][51][52]}피치)라고도 합니다.

^[53]

레퍼런스

선행 22 nm

모스펫 제조 공정

에 의해 성공자 10 nm