멀티게이트 장치

Multigate device
듀얼 게이트 MOSFET 및 도식 기호
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Amultigate 장치,multi-gate MOSFET또는multi-gate 전계 효과 트랜지스터(MuGFET)단일 장치에 하나 이상의 문이 있는 metal–oxide–semiconductor 전계 효과 트랜지스터(MOSFET)을 말한다.대부분은 여러 게이트 표면으로 단일 게이트, 또는 독립적인 게이트 전극에 의해 역할을 하는 그 많은 게이트에 단일 게이트 전극에 의해 통제될 수 있다.Amultigate 장치 독립 게이트 전극을 고용하여 때때로multiple-independent-gate 전계 효과 트랜지스터(다중 독립 게이트 전계 효과 트랜지스터)라고 불린다.가장 널리 사용되는multi-gate 장치 있는 핀 구조 전계 효과 트랜지스터(지느러미 전계 효과 트랜지스터)과 GAAFET(전계 효과 트랜지스터gate-all-around)이 논플레이너 회로 트랜지스터, 또는 3D트랜지스터.

Multi-gate 트랜지스터에 있을 여러가지 전략 MOS반도체 제조 업체들에 의해 ever-smaller에 마이크로 프로세서와 기억 세포를 만들 수 있도록 개발 중에, 구어체에서는에 무어의 법칙(그 좁은, 특정 버전 밀도 크기 조정에 관한, 드나드. 미국과 함께 부주의한 역사적 융합의 배타적인 스케일링)을 확대하는 것으로 언급했다.[1]multigate 트랜지스터로 개발 노력은 전자 기술 연구소, 도시바, 그르노블 INP, 히타치, IBM, TSMC, UC버클리, 인피니온 테크놀로지스, 인텔, AMD삼성 전자, KAIST, 프리 스케일 세미 컨덕터, 그리고 다른 사람들, 그리고 방사선 안전 신기술 연구 센터 올바르게sub-32 nm탐정의 그러한 장치들 주춧돌이 될 것으로 전망했다에 의해 보고된 가지고 있다.hnologies.[2]둘 다 평면과 논플레이너 회로 디자인으로 광범위한 구현의 주요 걸림돌이 되는 것은 제조 가능성, 중요한 도전 및 정형화 lithography에 관한다.장치 크기의 다른 상호 보완적인 전략 채널 변형 공학,silicon-on-insulator-based 기술,high-κ/metal 게이트 물질을 포함하고 있다.

듀얼 게이트 MOSFET는 일반적으로 VHF(Very High Frequency) 믹서 및 민감한 VHF 프론트 엔드 앰프에서 사용됩니다.Motorola, NXP Semiconductors, [3][4][5]Hitachi 등의 제조업체에서 구입할 수 있습니다.

종류들

여러 멀티게이트 모델

문헌에는 수십 가지의 멀티게이트 트랜지스터 변종이 수록되어 있습니다.일반적으로 이러한 변형은 아키텍처(평면 설계 대 비평면 설계) 및 채널/게이트 수(2, 3, 또는 4) 측면에서 구별되고 분류될 수 있습니다.

평면 더블 게이트 MOSFET(DGMOS)

평면형 더블게이트 MOSFET(DGMOS)는 기존의 평면형(층별) 제조공정을 사용하여 더블게이트 MOSFET(금속산화물반도체 전계효과 트랜지스터) 소자를 생성하여 비평면형 수직 트랜지스터 구조와 관련된 보다 엄격한 리소그래피 요건을 회피한다.평면 이중 게이트 트랜지스터에서 드레인-소스 채널은 독립적으로 제작된 두 개의 게이트/게이트-옥사이드 스택 사이에 끼여 있습니다.이러한 구조물을 제작할 때 가장 중요한 과제는 상부 게이트와 하부 게이트 [6]간에 만족스러운 자가 정렬을 달성하는 것입니다.

MOSFET가 1960년 [7]Bell Labs의 Mohamed Atalla와 Dawon Khang에 의해 처음 시연된 후 H.R.에 의해 이중 게이트 박막 트랜지스터(TFT)의 개념이 제안되었습니다.Farrah(Bendix Corporation)와 R.F.1967년 [8]스타인버그요이중 게이트 MOSFET의 개념은 후에 전기 기술 연구소(ETL)[9]의 세키가와 토시히로에 의해 평면 XMOS 트랜지스터를 설명하는 1980년 특허에서 제안되었습니다.세키가와는 1984년 ETL에서 하야시 유타카와 함께 XMOS 트랜지스터를 제작했다.이들은 완전 고갈된 실리콘 온 인슐레이터(SOI) 장치를 [10][11]함께 연결된 2개의 게이트 전극 사이에 끼우면 쇼트 채널 효과를 크게 줄일 수 있음을 입증했습니다.

ETL 시연은 1987년 프란시스 발레스트라, 소린 크리스토로바누, M. 베나치르, 타렉 엘레와 등 그르노블 INP 연구자들에게 실리콘 박막을 이용한 이중 게이트 MOSFET를 제작하도록 영감을 주었다.SOI 트랜지스터의 이중 게이트 제어는 전체 실리콘 필름(인터페이스 레이어 및 볼륨)을 강력한 반전("볼륨 반전 MOSFET") 또는 강력한 축적("볼륨 축적 MOSFET")으로 강제하기 위해 사용되었습니다.멀티게이트 장치의 정전 특성과 확장성을 보여주는 이 트랜지스터 작동 방법은 강력한 디바이스 성능을 제공했으며, 특히 서브 임계값 기울기, 트랜스컨덕턴스 및 드레인 전류가 크게 증가했습니다.이 [12]장치를 연구하기 위해 SIMOX 구조에 대한 시뮬레이션 프로그램과 실험이 사용되었습니다.

세키가와는 [9]1987년에 게이트 길이 2µm의 XMOS 장치를 제작했다.1988년, Bijan Davari가 이끄는 IBM 연구팀은 180nm에서 250nm의 듀얼 게이트 CMOS [13][14]장치를 제작했습니다.1992년에 세키가와는 380 nm XMOS 장치를 제작했다.1998년 E. 스즈키는 40 nm XMOS 장치를 제작했습니다.이후 DGMOS 연구개발(R&D)의 초점은 평면 DGMOS 기술에서 벗어나 비평면 FinFET([9]핀 전계효과 트랜지스터) 및 GAFET(게이트 만능 전계효과 트랜지스터) 기술로 옮겨갔다.

플렉스펫

FlexFET는 다마신 메탈 탑 게이트 MOSFET 및 게이트 트렌치에 자체 정렬된 삽입된 JFET 보텀 게이트를 가진 평면 독립 이중 게이트 트랜지스터입니다.이 장치는 서브 라이토그래피 채널 길이, 삽입되지 않은 초저명 소스 및 드레인 확장, 비 에피 상승 소스 및 드레인 영역, 게이트 마지막 흐름으로 인해 확장성이 높습니다.FlexFET는 (1) 상단과 하단의 양쪽 게이트가 트랜지스터 동작을 제공하고 (2) 상단의 게이트 동작이 하단의 게이트 동작에 영향을 미치도록 게이트 동작을 결합한다는 점에서 진정한 이중 게이트 트랜지스터이다.[15]플렉스펫은 American Semiconductor, Inc.에서 개발 및 제조되었습니다.

핀펫

주요 기사:핀펫
이중 게이트 FinFET 디바이스
SOI FinFET MOSFET
NVIDIA GTX 1070은 TSMC가 제조한 16nm FinFET 기반의 Pascal 칩을 사용합니다.

FinFET(핀 전계효과 트랜지스터)는 비평면 트랜지스터 또는 "3D" 트랜지스터의 한 종류입니다(3D 마이크로칩과 [16]혼동하지 마십시오).FinFET는 기판 위에 얇은 실리콘 "핀" 반전 채널이 있어 게이트가 핀의 왼쪽과 오른쪽의 두 가지 접점을 만들 수 있다는 점에서 구별되는 기존의 MOSFET의 변형입니다.핀의 두께(소스부터 드레인까지의 방향으로 측정)에 따라 장치의 유효 채널 길이가 결정됩니다.랩 어라운드 게이트 구조는 채널에 대한 전기 제어를 개선하여 누출 전류를 줄이고 기타 짧은 채널 효과를 극복하는 데 도움이 됩니다.

최초의 핀펫 트랜지스터 타입은,[17][10][18] 1989년에 히타치 중앙 연구소의 다이히사모토, 토루 카가, 카와모토 요시후미, 다케다 에이지에 의해서 최초로 제조된 「결손 린 채널 트랜지스터」 또는 「DELTA」트랜지스터였다.1990년대 후반, Digh Hisamoto는 TSMC의 Chenming Hu, Jeffrey Bokor, Xuejue Huang, Leland Chang, Nick Lindert, S.를 포함한 UC 버클리 연구팀과 함께 델타 테크놀로지를 더욱 개발하기 시작했습니다.Ahmed, Cyrus Tabery, YangkyuKyu Choi, Pushkar Ranade, Siram Balasubramanian, A.Agarwal과 M.1998년, 연구팀은 최초의 N채널 핀펫을 개발하여 17nm 공정까지 장치를 성공적으로 제작했습니다.이듬해, 그들은 최초의 P채널 [19]핀펫을 개발했다.그들은 2000년 12월 [20]논문에서 "FinFET"(핀 전계효과 트랜지스터)라는 용어를 만들었다.

현재 사용법에서는 FinFET라는 용어의 정의가 덜 정확합니다.마이크로프로세서 제조업체 중 AMD, IBM 및 Freescale은 이중 게이트 개발 노력을 FinFET[21] 개발이라고 표현하지만 Intel은 밀접하게 관련된 트라이 게이트 [22]아키텍처를 설명할 때 이 용어를 사용하는 것을 피합니다.기술 문헌에서 FinFET는 게이트 수에 관계없이 핀 기반의 멀티게이트 트랜지스터 아키텍처를 설명하기 위해 다소 일반적으로 사용됩니다.하나의 FinFET 트랜지스터에는 구동 강도 및 성능을 높이기 위해 여러 개의 핀이 나란히 배열되어 있고 모두 하나의 게이트로 덮여 있는 것이 일반적입니다.[23]관문은 핀 전체를 덮을 수도 있다.

불과 0.7볼트로 작동하는 25nm 트랜지스터는 2002년 12월 TSMC(Taiwan Semiconductor Manufacturing Company)에 의해 시연되었습니다."Omega FinFET" 디자인은 그리스 문자 오메가(Ω)와 게이트가 소스/드레인 구조를 감싸는 모양 사이의 유사성을 따서 명명되었습니다.게이트 지연은 N형 트랜지스터의 경우 0.39피코초(ps), P형 트랜지스터의 경우 0.88ps에 불과합니다.

삼성전자는 2004년 벌크핀펫(Bulk FinFET) 디자인을 시연하면서 핀펫 소자를 양산할 수 있었다.이들은 90nm 벌크 FinFET [19]프로세스로 제조된 Dynamic Random-Access Memory(DRAM; 다이내믹랜덤 액세스 메모리)를 시연했습니다.2006년 한국과학기술원(KAIST)과 국립나노팹센터 연구팀이 핀펫 [24][25]기술을 기반으로 세계 최소 나노 전자 소자인 3nm 트랜지스터를 개발했다.2011년 라이스 대학의 연구자 마수드 로스타미와 카틱 모한람은 FINFET가 2개의 전기적으로 독립된 게이트를 가질 수 있다는 것을 증명했습니다.이것에 의해, 회로 설계자는 효율적인 저전력 [26]게이트를 설계할 수 있는 유연성을 얻을 수 있습니다.

2012년 인텔은 미래의 상용 기기에 FinFET를 사용하기 시작했다.누출에 따르면 인텔의 FinFET는 직사각형이 아닌 삼각형의 특이한 형태를 가지고 있으며, 이는 삼각형이 구조 강도가 높고 안정적으로 제조될 수 있거나 삼각형의 프리즘이 직사각형의 프리즘보다 면적 대 부피비가 높기 때문에 스위칭 성능이 향상되었을 것으로 추측됩니다.오렌지[27]

2012년 9월, GlobalFoundries는 2014년에 [28]FinFET 3차원 트랜지스터를 특징으로 하는 14나노미터 공정 기술을 제공할 계획을 발표했습니다.다음 달, 경쟁사인 TSMC는 2013년 [29]11월에 16nm FinFETs의 조기 생산 또는 "위험" 생산을 시작한다고 발표했습니다.

2014년 3월, TSMC는 여러 16nm FinFET 다이온 웨이퍼 제조 프로세스의 구현이 [30]임박했다고 발표했습니다.

  • 16 nm FinFET (2014년 4분기),
  • 16 nm FinFET+ (2014년[clarify] 4분기)
  • 16nm FinFET "터보"(2015-2016년 추정).

AMD는 폴라리스 칩 아키텍처를 적용한 GPU를 2016년 [31]6월 14nm 핀펫으로 출시했다.동사는, 그래픽스, 게임, 가상 리얼리티,[32] 및 멀티미디어 애플리케이션의 안정된 프레임 레이트를 제공하는 것과 동시에, 「세대에 걸친 전력 효율의 비약」을 실현하기 위한 설계를 목표로 하고 있습니다.

2017년 3월, 삼성과 eSilicon은 14 nm FinFET ASIC의 2.5D 패키지 [33][34]생산을 위한 테이프 아웃을 발표했습니다.

트라이게이트 트랜지스터

트리플 게이트 트랜지스터라고도 알려진 트라이 게이트 트랜지스터는 [35]3개의 측면에 게이트가 있는 MOSFET의 한 종류입니다.트리플 게이트 트랜지스터는 1987년 K를 포함한 도시바 연구팀에 의해 처음 시연되었다.히에다, 호리구치 후미오, 와타나베 H.그들은 좁은 벌크 Si 기반 트랜지스터의 완전 고갈(FD) 바디가 차체 바이어스 [36][37]효과가 감소하여 스위칭 개선에 도움이 된다는 것을 깨달았습니다.1992년 IBM 연구원 [38]Hon-Sum Wong이 트리플 게이트 MOSFET를 시연했습니다.

트라이게이트 제조는 Ivy Bridge, Haswell 및 Skylake 프로세서에서 사용되는 논플래너 트랜지스터 아키텍처에 인텔이 사용합니다.이러한 트랜지스터는 두 개의 수직 게이트 위에 쌓은 단일 게이트(채널의 세 면에 걸쳐 감싼 단일 게이트)를 사용하여 기본적으로 전자가 이동할 수 있는 표면적의 3배를 허용합니다.인텔은 자사의 트라이게이트 트랜지스터가 전류 트랜지스터보다 누출을 줄이고 전력 소모가 훨씬 적다고 보고했습니다.이것에 의해,[39][40] 인텔이 사용하고 있는 종래 타입의 트랜지스터보다 최대 37% 고속 또는 50%미만의 소비 전력을 실현할 수 있습니다.

인텔은 "추가 제어에 의해 트랜지스터가 (퍼포먼스를 위해) 'ON' 상태일 때는 가능한 한 많은 트랜지스터 전류를 흐르게 하고 (전력을 최소화하기 위해) 0에 가까운 전류를 흐르게 할 수 있으며, 트랜지스터가 (퍼포먼스를 위해)[41] 두 상태 사이를 매우 빠르게 전환할 수 있게 됩니다."라고 설명합니다.인텔은 Sandy Bridge 이후의 모든 제품은 이 설계를 기반으로 한다고 발표했습니다.

인텔은 2002년 [42]9월에 이 테크놀로지를 발표했습니다.인텔은 트랜지스터 스위칭 성능을 극대화하고 전력 소모를 줄이는 '트리 게이트 트랜지스터'를 발표했다.1년 후인 2003년 9월 AMD는 Solid State Devices and [43][44]Materials에 관한 International Conference에서 이와 유사한 기술을 개발하고 있다고 발표했습니다.IDF 2011에서는 인텔이 이 테크놀로지를 기반으로 한 SRAM 칩을 IDF [45]2009에서 시연했다고 발표했지만, 2011년 5월 인텔이 발표할 때까지 이 테크놀로지에 대한 추가 발표는 없었습니다.

2012년 4월 23일, 인텔은 트라이게이트 [46][47]트랜지스터를 특징으로 하는 아이비 브릿지라고 불리는 새로운 CPU 제품군을 출시했다.인텔은 2002년부터 트라이게이트 아키텍처를 개발하고 있지만 양산 문제를 해결하는 데는 2011년까지 걸렸다.트랜지스터의 새로운 스타일은 2011년 5월 4일 샌프란시스코에서 [48]설명되었습니다.인텔의 공장에서는 2011년과 2012년에 걸쳐 Ivy Bridge CPU를 [49]제조할 수 있도록 업그레이드를 실시할 예정입니다.새로운 트랜지스터는 데스크톱 PC용 인텔의 아이비 브릿지 칩에 사용될 뿐만 아니라 [48]저전력 디바이스용 인텔의 아톰 칩에도 사용될 것이다.

트라이게이트라는 용어는 3개의 유효 게이트 또는 [50]채널이 있는 멀티게이트 FET를 나타내기 위해 일반적으로 사용되는 경우가 있습니다.

게이트 올라운드 FET(GAFET)

게이트 올라운드(GAAFET) FET, 약칭 GAFET, 서라운드 게이트 트랜지스터(SGT)[51][52]는 게이트 재료가 모든 면에서 채널 영역을 둘러싼다는 점을 제외하고 개념적으로 FinFET와 유사합니다.설계에 따라서는 게이트 올라운드 FET에는 2개 또는4개의 유효 게이트를 설정할 수 있습니다.게이트 만능 FET는 이론적으로나 [53][54]실험적으로나 성공적으로 특성화되었습니다.실리콘보다 [55]전자 이동성이 높은 InGaAs 나노와이어에도 성공적으로 새겨졌습니다.

게이트 만능(GAA) MOSFET는 1988년 후지오 마스오카, 타카토 히로시, 스노우치 카즈마사 등 도시바 연구팀에 의해 처음 시연되었는데, 이들은 이를 "서라운드 게이트 트랜지스터(SGT)"[56][57][52]라고 불렀다.플래시 메모리의 발명가로 가장 잘 알려진 마스오카는 이후 도시바를 떠나 2004년 도호쿠 [58]대학과 함께 서라운드 게이트 기술을 연구하기 위해 유니산티스 일렉트로닉스를 설립했다.2006년 한국과학기술원(KAIST)과 국립나노팹센터 연구팀이 게이트만능(GAA)[59][25] 핀펫 기술을 기반으로 세계에서 가장 작은 나노 전자 소자인 3nm 트랜지스터를 개발했다.

GAFET는 7nm 미만의 크기에서 작동할 수 있기 때문에 FinFET의 후속 모델입니다.5nm 공정 기술을 시연하기 위해 IBM이 사용했습니다.

2020년 현재, 삼성과 인텔은 GAFET 트랜지스터([61]특히 MBCFET 트랜지스터)를 양산할 계획을 발표했으며 TSMC는 GAFET 트랜지스터를 개발했음에도 불구하고 3nm [60]노드에 핀펫을 계속 사용할 것이라고 밝혔다.

멀티브릿지 채널(MBC) FET

멀티브릿지 채널 FET(MBCFET)는 [62]나노와이어 대신 나노시트를 사용하는 것을 제외하고는 GAFET과 유사합니다.MBCFET는 미국에서 삼성전자에 [63]등록된 워드마크(상표)다.삼성은 파운드리 고객을 [64]위해 3nm 노드에서 MBCFET 트랜지스터를 양산할 계획이다.인텔은 MBCFET '나노리브본'[65] 트랜지스터도 개발하고 있다.

업계의 요구

평면 트랜지스터는 수십 년 동안 집적회로의 핵심이 되어 왔으며, 이 기간 동안 개별 트랜지스터의 크기는 꾸준히 감소했습니다.크기가 감소함에 따라 평면 트랜지스터는 바람직하지 않은 단채널 효과, 특히 [66]장치에 필요한 유휴 전력을 증가시키는 "오프 상태" 누출 전류에 점점 더 시달리게 됩니다.

멀티게이트 장치에서 채널은 여러 표면에 여러 게이트로 둘러싸여 있다.따라서 채널에 대한 더 나은 전기적 제어를 제공하여 "오프 상태" 누출 전류를 보다 효과적으로 억제할 수 있습니다.또한 다중 게이트는 드라이브 전류라고도 하는 "ON" 상태에서 향상된 전류를 허용합니다.또한 멀티게이트 트랜지스터는 고유 게인이 높고 채널 길이 [67]변조가 낮기 때문에 아날로그 성능이 향상됩니다.이러한 장점은 소비전력을 낮추고 디바이스 퍼포먼스를 향상시킵니다.또한 비평면 소자는 기존의 평면 트랜지스터보다 더 콤팩트하여 트랜지스터 밀도가 높아 전체 마이크로 일렉트로닉스 크기가 작아집니다.

통합의 과제

비평면 멀티게이트 장치를 기존의 반도체 제조 프로세스에 통합하는 데 있어 주요 과제는 다음과 같습니다.

  • 수십 나노미터 폭의 얇은 실리콘 "핀" 제작
  • 핀의 여러 측면에 일치하는 게이트 제작

콤팩트 모델링

BSIM-CMG로 모델링할 수 있는 다양한 FinFET 구조

2012년 3월 1일 UC 버클리 BSIM 그룹이 공식 출시한 BSIMMG106.0.[68]0은 FinFET의 첫 번째 표준 모델입니다.BSIM-CMG는 Verilog-A에 실장되어 있습니다.신체 도핑이 유한한 내인성 모델과 외인성 모델 모두에 대해 물리적 표면 전위 기반 제형이 도출된다.소스와 드레인 엔드의 표면 전위는 폴리 디펙션 및 양자 역학적 효과로 분석적으로 해결됩니다.유한체 도핑의 효과는 섭동 접근법을 통해 포착된다.분석 표면 전위 솔루션은 2-D 장치 시뮬레이션 결과와 밀접하게 일치합니다.채널 도핑 농도가 무시할 수 있을 정도로 낮으면 특정 플래그 설정(COREMOD = 1)으로 계산 효율을 더욱 향상시킬 수 있다.

중요한 멀티게이트(MG) 트랜지스터 동작은 모두 이 모델에 의해 캡처됩니다.체적 반전은 포아송 방정식의 해법에 포함되므로 후속 I-V 공식은 체적 반전 효과를 자동으로 포착한다.MG MOSFET의 본체 내 정전위 분석을 통해 쇼트 채널 효과(SCE) 모델 방정식이 제공되었습니다.엔드 게이트(상단/하단 게이트)(트리플 또는 쿼드러플 게이트)로부터의 추가 정전 제어도 쇼트 채널 모델에서 캡처됩니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ Risch, L. "Pushing CMOS Beyond the Roadmap", ESSCIRC의 Proceedings, 2005, 페이지 63.
  2. ^ 표 39b 2007년 9월 27일 Wayback Machine에서의 아카이브
  3. ^ "3N201 (Motorola) - Dual Gate Mosfet Vhf Amplifier". Doc.chipfind.ru. Retrieved 2014-03-10.
  4. ^ "3SK45 datasheet pdf datenblatt - Hitachi Semiconductor - SILICON N-CHANNEL DUAL GATE MOSFET". Alldatasheet.com. Retrieved 2014-03-10.
  5. ^ "BF1217WR" (PDF). Retrieved 2015-05-10.
  6. ^ Wong, H-S.; Chan, K.; Taur, Y. (December 10, 1997). Self-aligned (top and bottom) double-gate MOSFET with a 25 nm thick silicon channel. Electron Devices Meeting, 1997. IEDM '97. Technical Digest. pp. 427–430. doi:10.1109/IEDM.1997.650416. ISBN 978-0-7803-4100-5. ISSN 0163-1918. S2CID 20947344.
  7. ^ "1960: Metal Oxide Semiconductor (MOS) Transistor Demonstrated". The Silicon Engine. Computer History Museum. Retrieved 25 September 2019.
  8. ^ Farrah, H.R.; Steinberg, R.F. (February 1967). "Analysis of double-gate thin-film transistor". IEEE Transactions on Electron Devices. 14 (2): 69–74. Bibcode:1967ITED...14...69F. doi:10.1109/T-ED.1967.15901.
  9. ^ a b c Koike, Hanpei; Nakagawa, Tadashi; Sekigawa, Toshiro; Suzuki, E.; Tsutsumi, Toshiyuki (23 February 2003). "Primary Consideration on Compact Modeling of DG MOSFETs with Four-terminal Operation Mode" (PDF). TechConnect Briefs. 2 (2003): 330–333. S2CID 189033174. Archived from the original (PDF) on 26 September 2019.
  10. ^ a b Colinge, J.P. (2008). FinFETs and Other Multi-Gate Transistors. Springer Science & Business Media. pp. 11 & 39. ISBN 9780387717517.
  11. ^ Sekigawa, Toshihiro; Hayashi, Yutaka (August 1984). "Calculated threshold-voltage characteristics of an XMOS transistor having an additional bottom gate". Solid-State Electronics. 27 (8): 827–828. Bibcode:1984SSEle..27..827S. doi:10.1016/0038-1101(84)90036-4. ISSN 0038-1101.
  12. ^ Balestra, Francis; Cristoloveanu, Sorin; Benachir, M.; Elewa, Tarek; Brini, Jean (September 1987). "Double-gate silicon-on-insulator transistor with volume inversion: A new device with greatly enhanced performance". IEEE Electron Device Letters. 8 (9): 410–412. Bibcode:1987IEDL....8..410B. doi:10.1109/EDL.1987.26677. ISSN 0741-3106. S2CID 39090047.
  13. ^ Davari, Bijan; Chang, Wen-Hsing; Wordeman, Matthew R.; Oh, C. S.; Taur, Yuan; Petrillo, Karen E.; Rodriguez, M. D. (December 1988). "A high performance 0.25 mu m CMOS technology". Technical Digest., International Electron Devices Meeting: 56–59. doi:10.1109/IEDM.1988.32749. S2CID 114078857.
  14. ^ Davari, Bijan; Wong, C. Y.; Sun, Jack Yuan-Chen; Taur, Yuan (December 1988). "Doping of n/sup +/ and p/sup +/ polysilicon in a dual-gate CMOS process". Technical Digest., International Electron Devices Meeting: 238–241. doi:10.1109/IEDM.1988.32800. S2CID 113918637.
  15. ^ Wilson, D.; Hayhurst, R.; Oblea, A.; Parke, S.; Hackler, D. "플렉스펫: 가변 VT 및 0.5V 작동을 통한 독립 이중 게이트 SOI 트랜지스터 이상적인 하위 임계값 슬로프 달성" SOI Conference, 2007 IEEE International Archived, 2015년 4월 3일 웨이백 머신에서 보관
  16. ^ "What is Finfet?". Computer Hope. April 26, 2017. Retrieved 4 July 2019.
  17. ^ "IEEE Andrew S. Grove Award Recipients". IEEE Andrew S. Grove Award. Institute of Electrical and Electronics Engineers. Retrieved 4 July 2019.
  18. ^ Hisamoto, D.; Kaga, T.; Kawamoto, Y.; Takeda, E. (December 1989). "A fully depleted lean-channel transistor (DELTA)-a novel vertical ultra thin SOI MOSFET". International Technical Digest on Electron Devices Meeting: 833–836. doi:10.1109/IEDM.1989.74182. S2CID 114072236.
  19. ^ a b Tsu‐Jae King, Liu (June 11, 2012). "FinFET: History, Fundamentals and Future". University of California, Berkeley. Symposium on VLSI Technology Short Course. Retrieved 9 July 2019.
  20. ^ Hisamoto, Digh; Hu, Chenming; Bokor, J.; King, Tsu-Jae; Anderson, E.; et al. (December 2000). "FinFET-a self-aligned double-gate MOSFET scalable to 20 nm". IEEE Transactions on Electron Devices. 47 (12): 2320–2325. Bibcode:2000ITED...47.2320H. CiteSeerX 10.1.1.211.204. doi:10.1109/16.887014.
  21. ^ "AMD Newsroom". Amd.com. 2002-09-10. Archived from the original on 2010-05-13. Retrieved 2015-07-07.
  22. ^ "Intel Silicon Technology Innovations". Intel.com. Archived from the original on September 3, 2011. Retrieved 2014-03-10.
  23. ^ "Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011".
  24. ^ "Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )", Nanoparticle News, 1 April 2006, archived from the original on 6 November 2012
  25. ^ a b Lee, Hyunjin; et al. (2006), "Sub-5nm All-Around Gate FinFET for Ultimate Scaling", Symposium on VLSI Technology, 2006: 58–59, doi:10.1109/VLSIT.2006.1705215, hdl:10203/698, ISBN 978-1-4244-0005-8, S2CID 26482358
  26. ^ Rostami, M.; Mohanram, K. (2011). "Dual-$V_{th}$ Independent-Gate FinFETs for Low Power Logic Circuits". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 30 (3): 337–349. doi:10.1109/TCAD.2010.2097310. hdl:1911/72088. S2CID 2225579.
  27. ^ "Intel's FinFETs are less fin and more triangle". EE Times. Archived from the original on 2013-05-31. Retrieved 2014-03-10.
  28. ^ "Globalfoundries looks leapfrog fab rivals with new process". EE Times. Archived from the original on 2013-02-02. Retrieved 2014-03-10.
  29. ^ "TSMC taps ARM's V8 on road to 16 nm FinFET". EE Times. Archived from the original on 2012-11-01. Retrieved 2014-03-10.
  30. ^ Josephine Lien, Taipei; Steve Shen, [Monday 31 March 2014]. "TSMC likely to launch 16 nm FinFET+ process at year-end 2014, and "FinFET Turbo" later in 2015-16". DIGITIMES. Retrieved 2014-03-31.{{cite web}}: CS1 maint: 작성자 파라미터 사용(링크)
  31. ^ Smith, Ryan. "The AMD Radeon RX 480 Preview: Polaris Makes Its Mainstream Mark". Retrieved 2018-06-03.
  32. ^ "AMD Demonstrates Revolutionary 14nm FinFET Polaris GPU Architecture". AMD. Retrieved 2016-01-04.
  33. ^ "High-performance, high-bandwidth IP platform for Samsung 14LPP process technology". 2017-03-22.
  34. ^ "Samsung and eSilicon Taped Out 14nm Network Processor with Rambus 28G SerDes Solution". 2017-03-22.
  35. ^ Colinge, J.P. (2008). FinFETs and Other Multi-Gate Transistors. Springer Science & Business Media. p. 12. ISBN 9780387717517.
  36. ^ Hieda, K.; Horiguchi, Fumio; Watanabe, H.; Sunouchi, Kazumasa; Inoue, I.; Hamamoto, Takeshi (December 1987). "New effects of trench isolated transistor using side-wall gates". 1987 International Electron Devices Meeting: 736–739. doi:10.1109/IEDM.1987.191536. S2CID 34381025.
  37. ^ Brozek, Tomasz (2017). Micro- and Nanoelectronics: Emerging Device Challenges and Solutions. CRC Press. pp. 116–7. ISBN 9781351831345.
  38. ^ Wong, Hon-Sum (December 1992). "Gate-Current Injection and Surface Impact Ionization in MOSFET's with a Gate Induced Virtual Drain". 1992 International Technical Digest on Electron Devices Meeting: 151–154. doi:10.1109/IEDM.1992.307330. ISBN 0-7803-0817-4. S2CID 114058374.
  39. ^ Cartwright J. (2011). "Intel enters the third dimension". Nature. doi:10.1038/news.2011.274. Retrieved 2015-05-10.
  40. ^ 인텔, VLSI 심포지엄에서 22 nm 트라이게이트 테크놀로지 발표 (Electro)IQ 2012) 2012년 4월 15일 Wayback Machine에서 아카이브 완료
  41. ^ "Below 22nm, spacers get unconventional: Interview with ASM". ELECTROIQ. Retrieved 2011-05-04.
  42. ^ 고성능 비평면 트라이게이트 트랜지스터 아키텍처, 제럴드 마콕 박사.인텔, 2002
  43. ^ [1][데드링크]
  44. ^ "AMD Details Its Triple-Gate Transistors". Xbitlabs.com. Archived from the original on 2014-03-10. Retrieved 2014-03-10.
  45. ^ "IDF 2011: Intel Looks to Take a Bite Out of ARM, AMD With 3D FinFET Tech". DailyTech. Archived from the original on 2014-03-10. Retrieved 2014-03-10.
  46. ^ Miller, Michael J. "Intel Releases Ivy Bridge: First Processor with "Tri-Gate" Transistor". PC Magazine. Archived from the original on 2019-12-28. Retrieved 2012-04-23.
  47. ^ "Intel Reinvents Transistors Using New 3-D Structure". Intel. Retrieved 5 April 2011.
  48. ^ a b "Transistors go 3D as Intel re-invents the microchip". Ars Technica. 5 May 2011. Retrieved 7 May 2011.
  49. ^ Murray, Matthew (4 May 2011). "Intel's New Tri-Gate Ivy Bridge Transistors: 9 Things You Need to Know". PC Magazine. Retrieved 7 May 2011.
  50. ^ Dan Grabham (2011-05-06). "Intel's Tri-Gate transistors: everything you need to know". TechRadar. Retrieved 2022-01-21.
  51. ^ Claeys, C.; Murota, J.; Tao, M.; Iwai, H.; Deleonibus, S. (2015). ULSI Process Integration 9. The Electrochemical Society. p. 109. ISBN 9781607686750.
  52. ^ a b Ishikawa, Fumitaro; Buyanova, Irina (2017). Novel Compound Semiconductor Nanowires: Materials, Devices, and Applications. CRC Press. p. 457. ISBN 9781315340722.
  53. ^ Singh, N.; Agarwal, A.; Bera, L. K.; Liow, T. Y.; Yang, R.; Rustagi, S. C.; Tung, C. H.; Kumar, R.; Lo, G. Q.; Balasubramanian, N.; Kwong, D. (2006). "High-Performance fully depleted Silicon Nanowire Gate-All-Around CMOS devices". IEEE Electron Device Letters. 27 (5): 383–386. Bibcode:2006IEDL...27..383S. doi:10.1109/LED.2006.873381. ISSN 0741-3106. S2CID 45576648.
  54. ^ Dastjerdy, E.; Ghayour, R.; Sarvari, H. (August 2012). "Simulation and analysis of the frequency performance of a new silicon nanowire MOSFET structure". Physica E. 45: 66–71. Bibcode:2012PhyE...45...66D. doi:10.1016/j.physe.2012.07.007.
  55. ^ Gu, J. J.; Liu, Y. Q.; Wu, Y. Q.; Colby, R.; Gordon, R. G.; Ye, P. D. (December 2011). "First Experimental Demonstration of Gate-all-around III-V MOSFETs by Top-down Approach" (PDF). 2011 International Electron Devices Meeting: 33.2.1–33.2.4. arXiv:1112.3573. Bibcode:2011arXiv1112.3573G. doi:10.1109/IEDM.2011.6131662. ISBN 978-1-4577-0505-2. S2CID 2116042. Retrieved 2015-05-10.
  56. ^ Masuoka, Fujio; Takato, Hiroshi; Sunouchi, Kazumasa; Okabe, N.; Nitayama, Akihiro; Hieda, K.; Horiguchi, Fumio (December 1988). "High performance CMOS surrounding-gate transistor (SGT) for ultra high density LSIs". Technical Digest., International Electron Devices Meeting: 222–225. doi:10.1109/IEDM.1988.32796. S2CID 114148274.
  57. ^ Brozek, Tomasz (2017). Micro- and Nanoelectronics: Emerging Device Challenges and Solutions. CRC Press. p. 117. ISBN 9781351831345.
  58. ^ "Company Profile". Unisantis Electronics. Archived from the original on 22 February 2007. Retrieved 17 July 2019.
  59. ^ "Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )", Nanoparticle News, 1 April 2006, archived from the original on 6 November 2012, retrieved 17 July 2019
  60. ^ Cutress, Dr Ian. "Where are my GAA-FETs? TSMC to Stay with FinFET for 3nm". www.anandtech.com.
  61. ^ "TSMC Plots an Aggressive Course for 3 nm Lithography and Beyond - ExtremeTech". www.extremetech.com.
  62. ^ Cutress, Ian. "Samsung Announces 3 nm GAA MBCFET PDK, Version 0.1". www.anandtech.com.
  63. ^ "MBCFET Trademark of Samsung Electronics Co., Ltd. - Registration Number 5495359 - Serial Number 87447776 :: Justia Trademarks". trademarks.justia.com. Retrieved 2020-01-16.
  64. ^ "Samsung at foundry event talks about 3nm, MBCFET developments".
  65. ^ Cutress, Dr Ian. "Intel to use Nanowire/Nanoribbon Transistors in Volume 'in Five Years'". www.anandtech.com.
  66. ^ Subramanian V (2010). "Multiple gate field-effect transistors for future CMOS technologies". IETE Technical Review. 27 (6): 446–454. doi:10.4103/0256-4602.72582. Archived from the original on March 23, 2012.
  67. ^ Subramanian (5 Dec 2005). "Device and circuit-level analog performance trade-offs: a comparative study of planar bulk FETs versus FinFETs". Electron Devices Meeting, 2005. IEDM Technical Digest. IEEE International: 898–901. doi:10.1109/IEDM.2005.1609503. ISBN 0-7803-9268-X. S2CID 32683938.
  68. ^ "BSIMCMG Model". UC Berkeley. Archived from the original on 2012-07-21.

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