하위 임계값 기울기

하위 임계값 기울기는 MOSFET의 전류-전압 특성 중 하나입니다.

하위 임계값 영역에서 드레인 전류 동작은 게이트 단자에 의해 제어되지만 순방향 바이어스 다이오드의 기하급수적으로 감소하는 전류와 유사합니다.따라서 드레인, 소스 및 벌크 전압이 고정된 상태에서 드레인 전류 대 게이트 전압의 플롯은 이 MOSFET 작동 체제에서 대략 로그 선형 동작을 나타냅니다.기울기는 하위 임계값 기울기입니다.

하위 임계값 기울기는 하위 임계값 스윙_s-th S의 역수 값이기도 하며, 일반적으로 다음과 ^[1]같이 지정됩니다.

$\displaystyle S_{s-th}=\ln(10){kT \over q}\left(1+{C_{d}\over C_{ox}\right)}$

$C_{d}$ d \ $display style$ C_ ${d}$ = $C_{d}$ 고갈층 캐패시턴스

$C_{ox}$ $C_{ox}$ x (\ $displaystyle C_{ox})$ = $C_{ox}$ 게이트 산화물 캐패시턴스

${kT \over q}$ ${kT \over q}$ q \ $displaystyle {kT \over$ q} = ${kT \over q}$ 열전압

기존 디바이스의 최소 서브 임계값 스윙은 $\textstyle {C_{d}}\rightarrow 0$ d $\textstyle {C_{d}}\rightarrow 0$ $(\$ $S_{s-th,\min }=\ln(10){kT \over q}$ ${C_{d}}\rightarrow$ 0 $})$ 및 $\textstyle {C_{d}}\rightarrow 0$ / $\textstyle {C_{ox}}\rightarrow \infty$ $\textstyle {C_{ox}}\rightarrow \infty$ $\textstyle {C_{ox}}\rightarrow \infty$ x $\textstyle {C_{ox}}\rightarrow \infty$ {\ $displaystyle$ \textstyle ${C_{ox}}\rightarrow \infty$ })로 $\textstyle {C_{d}}\rightarrow 0$ 알 수 있으며, 여기서 $S_{s-th,\min }=\ln(10){kT \over q}$ - $S_{s-th,\min }=\ln(10){kT \over q}$ , $S_{s-th,\min }=\ln(10){kT \over q}$ $=$ $S_{s-th,\min }=\ln(10){kT \over q}$ 가 $S_{s-th,\min }=\ln(10){kT \over q}$ 됩니다. $rq$ 열전자 한계) 및 상온(300K)에서의 60mV/dec.실온에서 스케일링된 MOSFET의 일반적인 실험적인 서브임계값 변동은 ~70mV/dec로, 쇼트 채널 MOSFET ^[2]기생충에 의해 약간 저하됩니다.

dec(10진수)는 드레인 전류_D I의 10배에 해당합니다.

가파른 역치 경사로 특징지어지는 장치는 오프(저전류) 상태와 온(고전류) 상태 사이의 전이가 빨라진다.

레퍼런스

^ 반도체 소자 물리학, S. M. Sze뉴욕: Wiley, 3차 에디션, Kwok K와 함께.Ng, 2007, 6.2.4장, 페이지 315 ISBN 978-0-471-14323-9.
^ Auth, C.; Allen, C.; Blattner, A.; Bergstrom, D.; Brazier, M.; Bost, M.; Buehler, M.; Chikarmane, V.; Ghani, T.; Glassman, T.; Grover, R.; Han, W.; Hanken, D.; Hattendorf, M.; Hentges, P.; Heussner, R.; Hicks, J.; Ingerly, D.; Jain, P.; Jaloviar, S.; James, R.; Jones, D.; Jopling, J.; Joshi, S.; Kenyon, C.; Liu, H.; McFadden, R.; McIntyre, B.; Neirynck, J.; Parker, C. (2012). "A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors". 2012 Symposium on VLSI Technology (VLSIT). p. 131. doi:10.1109/VLSIT.2012.6242496. ISBN 978-1-4673-0847-2.

외부 링크

초저전력 CMOS 트랜지스터 최적화; Michael Stockinger, 2000

[1] 반도체 소자 물리학, S. M. Sze뉴욕: Wiley, 3차 에디션, Kwok K와 함께.Ng, 2007, 6.2.4장, 페이지 315 ISBN 978-0-471-14323-9.

[Intel22-2] Auth, C.; Allen, C.; Blattner, A.; Bergstrom, D.; Brazier, M.; Bost, M.; Buehler, M.; Chikarmane, V.; Ghani, T.; Glassman, T.; Grover, R.; Han, W.; Hanken, D.; Hattendorf, M.; Hentges, P.; Heussner, R.; Hicks, J.; Ingerly, D.; Jain, P.; Jaloviar, S.; James, R.; Jones, D.; Jopling, J.; Joshi, S.; Kenyon, C.; Liu, H.; McFadden, R.; McIntyre, B.; Neirynck, J.; Parker, C. (2012). "A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors". 2012 Symposium on VLSI Technology (VLSIT). p. 131. doi:10.1109/VLSIT.2012.6242496. ISBN 978-1-4673-0847-2.

[1]

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