전자 구성 요소의 고장

Failure of electronic components
노트북에서 IC에 문제가 발생.잘못된 입력 극성으로 인해 칩이 대량 과열되어 플라스틱 케이스가 녹았습니다.

전자 부품에는 다양한 고장 모드가 있습니다.이것들은 시간이나 원인 등 다양한 방법으로 분류할 수 있습니다.고장은 과열, 과전류 또는 전압, 이온화 방사선, 기계적 충격, 응력 또는 충격 및 기타 많은 원인에 의해 발생할 수 있습니다.반도체 장치에서는 장치 패키지의 문제가 오염, 장치의 기계적 응력 또는 단선 또는 단락으로 인한 고장을 일으킬 수 있습니다.

부품 수명의 시작 부근과 종료 부근에서 가장 일반적으로 고장이 발생하며, 그 결과 고장률의 욕조 곡선 그래프가 생성됩니다.번인 절차는 초기 고장을 감지하는 데 사용됩니다.반도체 장치에서는 정상 작동과 무관한 기생 구조가 장애의 맥락에서 중요해집니다. 이러한 구조는 장애의 원천이자 장애에 대한 보호가 될 수 있습니다.

항공 우주 시스템, 생명 유지 시스템, 통신, 철도 신호 및 컴퓨터와 같은 애플리케이션은 다수의 개별 전자 부품을 사용합니다.기능 상실의 통계적 특성 분석은 주어진 수준의 신뢰성을 확립하기 위한 설계상의 지침을 제공할 수 있다.예를 들어 적절한 수명을 얻기 위해 고공 항공기에 적용할 경우 저항기의 전력 핸들링 능력이 크게 저하될 수 있다.갑작스러운 페일오픈 장애는 고속으로 회로에 인덕턴스가 포함되어 있는 경우 여러 개의 2차 고장을 일으킬 수 있습니다.이 때문에 전압 스파이크가 발생하여 500V를 초과할 수 있습니다.따라서 칩의 금속화가 깨지면 2차 과전압 [1]손상이 발생할 수 있습니다.열적 폭주는 용해, 화재 또는 폭발을 포함한 갑작스러운 고장을 일으킬 수 있습니다.

패키징 실패

전자 부품 장애의 대부분은 [citation needed]패키징과 관련되어 있습니다.포장은 전자 부품과 환경 사이의 장벽으로서 환경 요인에 매우 민감합니다.열팽창은 특히 재료의 열팽창 계수가 다른 경우 재료의 피로를 유발할 수 있는 기계적 응력을 생성합니다.습도 및 공격적인 화학물질은 포장재 및 리드의 부식을 유발하여 파손될 수 있으며 내부 부품이 손상되어 전기 고장으로 이어질 수 있습니다.환경온도 허용범위를 초과하면 와이어본드의 과도한 응력이 발생하여 접속부가 헐거워지거나 반도체 금형에 균열이 발생하거나 패키징 균열이 발생할 수 있습니다.습도와 그에 따른 고온 가열로 인해 균열이 발생할 수도 있습니다. 이는 기계적 손상이나 감전의 원인이 될 수 있습니다.

캡슐화 중에 본딩 와이어가 절단되거나 단락되거나 칩 다이에 닿을 수 있습니다(일반적으로 가장자리에 있음).다이는 기계적 과응력이나 열충격으로 인해 균열이 발생할 수 있으며, 스크라이브와 같이 가공 과정에서 발생한 결함이 골절로 발전할 수 있습니다.리드 프레임에 과도한 재료나 버가 포함되어 쇼트의 원인이 될 수 있습니다.알칼리 금속이나 할로겐과 같은 이온성 오염 물질은 포장재에서 반도체 다이로 이동하여 부식이나 파라미터 열화를 일으킬 수 있습니다.유리-금속 씰은 일반적으로 핀-글라스 인터페이스에서 시작하여 외부로 침투하는 방사상 균열을 형성하여 기능을 상실합니다. 다른 원인으로는 핀 [2]주변의 약한 산화층 및 유리 메니스커스의 형성 불량 등이 있습니다.

포장재가 과열될 때처럼 제조 중 잡히는 불순물, 사용된 물질의 배출 또는 화학 반응(제품은 종종 이온성이고 지연된 고장과 함께 부식을 촉진함)으로 포장 공동에 다양한 가스가 존재할 수 있습니다.이를 검출하기 위해 헬륨은 시험 중 누출을 검출하기 위한 트레이서 가스로 포장 내부의 불활성 대기에 있는 경우가 많습니다.이산화탄소와 수소는 유기 물질로부터 형성될 수 있으며, 수분은 중합체 및 아민 경화 에폭시 암모니아에 의해 배출됩니다.금형 부착부의 균열 및 금속 간 성장으로 인해 공백 및 박리가 발생하여 칩 다이스에서 기판 및 히트 싱크로의 열 전달이 저해되고 열적 장애가 발생할 수 있습니다.실리콘, 비화 갈륨 등 일부 반도체는 적외선 투과성이기 때문에 적외선 현미경으로 다이본딩과 언더다이 [2]구조의 무결성을 확인할 수 있다.

붉은 인은 난연제로 사용되며, 포장에 있을 때 은이동을 촉진합니다.일반적으로 수산화알루미늄으로 코팅되어 있습니다. 코팅이 불완전하면 인 입자가 고흡습성 오산화인(phantoxid)으로 산화되어 수분과 반응하여 인산(phosphic acid)이 됩니다.이것은 부식성 전해액으로, 전기장이 존재하면 은, 단락된 인접 포장 핀, 리드 프레임 리드, 타이 바, 칩 마운트 구조 및 칩 패드의 용해 및 이동을 용이하게 합니다.패키지의 열팽창에 의해 은색 브릿지가 중단될 수 있습니다.따라서 칩을 가열할 때 단락이 없어지고 냉각 후에 다시 나타나는 것은 이 [3]문제를 나타냅니다.박리 및 열팽창으로 인해 칩 다이가 패키징에 비해 이동하여 변형되거나 본딩 [1]와이어가 단락되거나 균열이 발생할 수 있습니다.

컨택트 장애

전기 접점은 유비쿼터스 접점 저항을 나타내며, 그 크기는 표면 구조와 표면층의 [4]구성에 의해 좌우됩니다.이상적인 접촉 저항은 낮고 안정적이어야 하지만 약한 접촉 압력, 기계적 진동, 부식 및 수동화 산화층 및 접점의 형성은 접촉 저항을 크게 변화시켜 저항 가열 및 회로 고장으로 이어질 수 있습니다.

납땜 조인트에는 전자기화와 메짐성 금속간 층 형성 등 여러 가지 방법으로 고장이 발생할 수 있습니다.일부 장애는 극단적인 접합 온도에서만 나타나 트러블 슈팅을 방해합니다.프린트 기판 재료와 그 패키지의 열팽창 미스매치는 부품 대 기판 본드를 변형시킵니다.납이 있는 부품은 구부러짐으로써 변형력을 흡수할 수 있지만, 납이 없는 부품은 납땜에 의존하여 응력을 흡수합니다.열 사이클링은 특히 탄성 납땜의 경우 납땜 조인트의 피로 균열로 이어질 수 있습니다. 이러한 사고를 완화하기 위해 다양한 방법을 사용합니다.본딩 와이어 및 용접 플래시와 같은 느슨한 입자가 장치 캐비티에서 형성되어 패키지 내부로 이동하며 종종 간헐적이고 충격에 민감한 단락을 일으킬 수 있습니다.부식으로 인해 접촉 표면에 산화물 및 기타 비전도성 제품이 축적될 수 있습니다.닫으면 허용할 수 없을 정도로 높은 저항을 나타내며, 이동하여 [2]쇼트를 일으킬 수도 있습니다.주석 수염은 포장재의 내부와 같이 주석 코팅된 금속에 형성될 수 있습니다. 그러면 느슨한 수염이 포장재 내부에서 간헐적으로 단락을 일으킬 수 있습니다.케이블은 위에서 설명한 방법 외에 마모 및 화재 손상으로 인해 고장날 수 있습니다.

프린트 기판의 고장

PCB 장착 Ni-Cd 배터리 누출로 인한 PCB 부식 심각

프린트 회로 기판(PCB)은 환경에 영향을 받기 쉽습니다.예를 들어 트레이스가 부식되기 쉽고 부적절한 식각으로 인해 부분적인 단락이 발생할 수 있습니다.한편 바이아는 도금이 불충분하거나 납땜으로 채워질 수 있습니다.트레이스는 기계적 부하에 의해 균열이 발생하여 PCB의 동작이 불안정해지는 경우가 있습니다.납땜 플럭스의 잔류물은 부식을 촉진할 수 있으며, PCB의 다른 물질의 잔류물은 누전을 일으킬 수 있습니다.극성 공유 화합물은 정전기 방지제처럼 수분을 끌어들여 미량 사이에 얇은 전도성 수분층을 형성할 수 있습니다. 염화물과 같은 이온 화합물은 부식을 촉진하는 경향이 있습니다.알칼리 금속 이온은 플라스틱 포장을 통해 이동하며 반도체의 기능에 영향을 미칠 수 있습니다.염소 처리된 탄화수소 잔류물은 가수 분해되어 부식성 염화물을 방출할 수 있습니다. 이러한 문제는 수년 후에 발생합니다.극성 분자는 고주파 에너지를 방출하여 기생 유전 손실을 일으킬 수 있습니다.

PCB의 유리 전이 온도 이상에서는 수지 매트릭스가 부드러워지고 민감한 오염 물질 확산이 됩니다.예를 들어 납땜 플럭스의 폴리글리콜은 기판에 들어가 흡습도를 증가시켜 유전체 및 부식 특성을 [5]열화할 수 있습니다.세라믹을 사용하는 다층 기판도 같은 문제를 안고 있습니다.

도전성 양극 필라멘트(CAF)는 복합재료의 섬유를 따라 보드 내에서 성장할 수 있습니다.금속은 일반적으로 비아 도금을 통해 취약한 표면에 유입된 후 이온, 습기 및 전위가 있는 상태에서 이동됩니다. 시추 손상 및 유리 수지 접합 불량으로 인해 이러한 [6]고장이 촉진됩니다.CAF의 형성은 보통 유리-수지 결합 불량에서 시작됩니다. 흡착된 수분 층은 이온과 부식 생성물이 이동하는 통로를 제공합니다.염화물 이온이 존재할 경우 침전물은 아타카마이트이며, 그 반도체 특성이 전류 누출 증가, 유전 강도 저하 및 배선 간 단락을 일으킨다.플럭스 잔류물에서 흡수된 글리콜은 문제를 악화시킵니다.섬유와 매트릭스의 열팽창 차이는 보드를 납땜할 때 접착력을 약화시킵니다.납땜이 없는 납땜은 높은 납땜 온도를 필요로 하므로 CAF 발생이 증가합니다.이 외에도 CAF는 흡수 습도에 의존하며, 특정 임계값 이하에서는 [5]발생하지 않는다.박리작용은 보드층을 분리하기 위해 발생할 수 있으며, 부식성 오염물질 및 전도성 [6]종의 이동 경로를 도입하기 위해 비아 및 도체를 균열시킬 수 있습니다.

릴레이 장애

전기 기계식 릴레이 또는 접촉기의 접점이 열리거나 닫힐 때마다 접촉 마모가 일정합니다.접점(전극) 간에는 닫힘에서 열림(단절)으로 전환하거나 열림에서 닫힘(만들기)으로 전환되는 동안 모두 전기 아크가 발생합니다.접점 파단(파단 아크) 중에 발생하는 아크는 일반적으로 파단 아크가 더 에너지적이고 [7]파괴적이기 때문에 아크 용접과 유사합니다.

접점을 가로지르는 전기 아크의 열과 전류에 의해 금속 이동으로 특정 원뿔 및 분화구가 형성됩니다.물리적 접촉에 의한 손상과 더불어 탄소 등의 코팅이 있는 것으로 보입니다.이 열화는 릴레이 또는 접촉기의 전체 작동 수명을 약 100,000회의 작동 범위로 크게 제한하며, 이는 동일한 [8]장치의 기계적 수명보다 1% 이하에 해당하는 수준입니다.

반도체 고장

다음 항목도 참조하십시오.신뢰성(반도체)

많은 실패는 뜨거운 전자를 발생시킨다.이것들은 CCD 카메라로 검출할 수 있는 근적외선 광자를 생성하기 때문에 광학 현미경으로 관찰할 수 있다.래치업은 [9]이와 같이 관찰할 수 있습니다.보이는 경우, 고장 위치는 과도한 응력의 성질을 나타내는 단서가 될 수 있습니다.고장의 위치 파악에는 액정 코팅을 사용할 수 있습니다.콜레스테르성 액정은 열크롬이며 칩에서 열이 발생하는 위치를 시각화하는 데 사용되는 반면 네매틱 액정은 전압에 반응하여 칩 표면의 산화물 결함과 전하 상태를 통한 전류 누출을 시각화하는 데 사용됩니다(특히).논리적인 [2]상태).플라스틱으로 포장된 패키지의 레이저 마킹은 패키지 내의 유리 구체가 정렬되어 레이저를 [3]칩으로 향하게 하면 칩이 손상될 수 있습니다.

반도체 결정과 관련된 반도체 고장의 예는 다음과 같습니다.

  • 전위의 핵생성과 성장.이를 위해서는 방사선과 마찬가지로 결정의 기존 결함이 필요하며 열, 고전류 밀도 및 방출된 빛에 의해 가속됩니다.LED의 경우 갈륨 비소화물 및 알루미늄 비소화 갈륨이 갈륨 비소화물 및 인듐 인화물보다 이 문제에 더 민감합니다. 질화 갈륨 및 질화 인듐 갈륨은 이 결함에 둔감합니다.
  • MOSFET의 게이트 산화물에 갇힌 전하 캐리어의 축적.이로 인해 영구 게이트 바이어싱이 도입되어 트랜지스터의 임계값 전압에 영향을 미칩니다. 핫 캐리어 주입, 이온화 방사 또는 공칭 사용에 의해 발생할 수 있습니다.EEPROM 셀에서는 이것이 소거-쓰기 사이클 수를 제한하는 주요 요인입니다.
  • 플로팅 게이트로부터의 충전 캐리어의 이행.이로 인해 EEPROM 구조 및 플래시 EPROM 구조에 저장된 데이터의 라이프 타임이 제한됩니다.
  • 부적절한 소극적 행동.부식은 지연된 고장의 중요한 원인입니다. 반도체, 금속 인터커넥트 및 패시베이션 안경 모두 영향을 받기 쉽습니다.수분이 공급되는 반도체의 표면에는 산화층이 있습니다. 해방된 수소는 물질의 더 깊은 층과 반응하여 휘발성 하이드라이드를 [10]생성합니다.

파라미터 장애

Via는 칩에 불필요한 직렬 저항이 발생하는 일반적인 원인입니다. 결함이 있는 Via는 허용할 수 없을 정도로 높은 저항을 나타내므로 전파 지연이 증가합니다.온도가 상승함에 따라 저항률이 떨어지기 때문에 반대로 칩의 최대 동작 주파수의 저하가 그러한 장애의 지표가 됩니다.마우스비트는 금속화 폭이 줄어든 영역입니다.일반적으로 이러한 결함은 전기 테스트 중에는 나타나지 않지만 큰 신뢰성 위험이 있습니다.마우스 교합 내 전류 밀도가 증가하면 전기소화 문제가 악화될 수 있습니다.온도에 민감한 전파 [9]지연을 발생시키려면 많은 양의 배기가 필요합니다.

때로는 회로 공차로 인해 불규칙한 동작을 추적하기 어려울 수 있습니다. 예를 들어 드라이버 트랜지스터가 약하고 직렬 저항이 높으며 후속 트랜지스터의 게이트 캐패시턴스가 허용 범위 내에 있을 수 있지만 신호 전파 지연이 크게 증가할 수 있습니다.이러한 현상은 특정 환경 조건, 높은 클럭 속도, 낮은 전원 공급 전압, 때로는 특정 회로 신호 상태에서만 나타날 수 있습니다. 단일 [9]다이에서 상당한 변화가 발생할 수 있습니다.오믹 션트나 트랜지스터 출력 전류 감소와 같은 과도한 스트레스로 인한 손상은 이러한 지연을 증가시켜 불규칙한 동작을 초래할 수 있습니다.전파 지연은 공급 전압에 크게 의존하기 때문에 공급 전압의 허용 범위 변동에 따라 이러한 동작이 트리거될 수 있습니다.

비화 갈륨 모노리식 마이크로파 집적회로에는 다음과 같은 [11]장애가 발생할 수 있습니다.

  • 게이트 침하 및 수소 중독에 의한 I의 분해DSS[12].이 장애는 가장 흔하고 검출이 용이하며 게이트 싱킹 시 트랜지스터의 액티브채널 감소 및 수소 중독 시 액티브채널의 도너 밀도 고갈의 영향을 받습니다.
  • 게이트 누출 전류의 열화.이는 가속 수명 테스트 또는 고온에서 발생하며 표면 상태 영향에 의해 발생한 것으로 의심됩니다.
  • 핀치오프 전압의 열화이는 고온에서 작동하는 갈륨 비소 장치의 일반적인 고장 모드이며, 주로 반도체와 금속의 상호작용과 게이트 금속 구조의 열화에 기인하며, 수소가 또 다른 원인입니다.콘택트와 비화 갈륨 사이의 적절한 장벽 금속에 의해 방해될 수 있습니다.
  • 배출원 간 저항이 증가합니다.고온 디바이스에서 관찰되며 금속-반도체 상호작용, 게이트 침하 및 옴 접점 열화에 의해 발생합니다.

메탈라이제이션

단락으로 인한 고장 TO3 파워 트랜지스터 마이크로 사진

금속화 실패는 재료 프로세스보다 FET 트랜지스터 열화의 더 흔하고 심각한 원인입니다. 비정질 재료는 입자 경계가 없으므로 상호 확산 및 [13]부식을 방해합니다.이러한 장애의 예는 다음과 같습니다.

  • 활성 영역 밖으로 원자를 이동시켜 전위 및 점 결함을 야기하여 열을 생성하는 비방사성 재조합 중심 역할을 합니다.이 문제는 RF 신호가 있는 MESFET의 알루미늄 게이트에서 발생할 수 있으며, 불규칙한 드레인 전류를 발생시킬 수 있습니다. 이 경우 일렉트로마이그레이션을 게이트 싱크라고 합니다.이 문제는 골드 [13]게이트에서는 발생하지 않습니다.내화 금속 장벽 위에 알루미늄이 있는 구조에서 전기 색화는 주로 알루미늄에 영향을 미치지만 내화 금속에는 영향을 미치지 않으므로 구조물의 저항이 불규칙적으로 증가합니다.알루미늄이 교체되면 주변 구조물에 단락이 발생할 수 있습니다. 알루미늄에 포함된 구리의 0.5~4%가 전자화 저항을 증가시키고, 합금 입자 경계에 구리가 축적되어 [14]원자로부터 원자를 제거하는 데 필요한 에너지가 증가합니다.이외에도 산화인듐 주석과 은은 일렉트로마이제이션(electronomization)되어 리크 전류 및 (LED에서) 칩 가장자리를 따라 비방사성 재조합을 일으킨다.어떤 경우든, 전자기화는 트랜지스터 게이트와 반도체 접합부의 치수와 파라미터의 변화를 일으킬 수 있습니다.
  • 기계적 응력, 높은 전류 및 수염 및 단락으로 인한 부식 환경.이러한 효과는 패키징 내에서도 회로 기판에서도 발생할 수 있습니다.
  • 실리콘 결절의 형성.알루미늄 인터커넥트는 합금 스파이크를 방지하기 위해 증착 중에 포화 상태로 실리콘 도핑될 수 있습니다.열 사이클 중에 실리콘 원자가 이동 및 뭉쳐 공극으로 작용하는 결절을 형성하여 국소 저항을 증가시키고 소자의 [2]수명을 단축할 수 있습니다.
  • 금속화와 반도체층 사이의 오믹 접촉 열화.비화 갈륨의 경우, 낮은 접촉 저항을 달성하기 위해 금-게르마늄 합금 층(때로는 니켈과 함께)이 사용됩니다. 게르마늄의 확산에 의해 옴 접촉이 형성되어 금속 아래에 얇고 높은 n-도프 영역을 형성하여 금을 그 위에 퇴적시킵니다.갈륨 원자는 이 층을 통해 이동하고 위의 금에 의해 소거되어 접촉 아래에 결함이 풍부한 갈륨 결핍 구역을 형성할 수 있습니다. 금과 산소는 반대 방향으로 이동하여 옴 접촉의 저항이 증가하고 효과적인 도핑 [13]수준이 고갈됩니다.금속간 화합물의 형성도 이 기능 상실 모드에서의 역할을 한다.

전기적 과부하

응력 관련 반도체 고장은 대부분 현미경으로 볼 때 전열적입니다. 국소적으로 온도가 상승하면 금속화 층을 용해 또는 증발시키거나 반도체를 용해하거나 구조를 변경함으로써 즉각적인 고장으로 이어질 수 있습니다.확산 및 전자화는 고온에 의해 가속화되어 장치의 수명이 짧아지는 경향이 있다. 즉석에서 고장을 일으키지 않는 접합부의 손상은 접합부의 전류-전압 특성 변경으로 나타날 수 있다.전기적 과부하 고장은 열로 인한 고장, 전자동화 관련 고장 및 전기장 관련 고장으로 분류할 수 있습니다. 이러한 고장의 예는 다음과 같습니다.

  • 열폭주(thermal runaway)는 기판 내의 클러스터가 열전도율의 국부적 손실을 일으켜 더 많은 열을 발생시킵니다. 가장 일반적인 원인은 불완전 납땜, 전자소화 효과 및 Kirkendall 배뇨로 인한 공극입니다.접점 또는 전류 필라멘트를 통한 전류 밀도의 클러스터 분포는 전류 국부적 핫스팟의 혼잡으로 이어져 열 폭주로 발전할 수 있습니다.
  • 역편향.일부 반도체 장치는 다이오드 접합 기반이며 명목상 정류기입니다. 단, 역방향 차단 모드는 매우 낮은 전압일 수 있으며, 중간 정도의 역바이어스 전압이 즉각적인 열화와 대폭 가속된 고장을 일으킬 수 있습니다.5V는 일반적인 LED의 최대 역 바이어스 전압이며 일부 유형은 수치가 낮습니다.
  • 역바이어스 단락 시에 제너 다이오드가 심하게 과부하되었습니다.충분히 높은 전압은 제너 접점의 눈사태 파괴를 유발하며, 다이오드를 통해 흐르는 큰 전류는 극도로 국부적인 가열, 접점 및 금속화를 유발하고 단자를 단락시키는 실리콘-알루미늄 합금을 형성합니다.이 방법은 [14]퓨즈를 통한 하드 와이어 접속 방법으로 의도적으로 사용되는 경우가 있습니다.
  • 래치업(디바이스에 과전압 또는 저전압 펄스가 가해지는 경우), 트리거 SCR로서 동작하는 기생 구조는 과전류 기반의 장애를 일으킬 수 있습니다.IC에서 래치업은 내부(전송선 반사 및 접지 바운스 등) 또는 외부(I/O 핀 및 우주선을 통해 도입된 신호 등)로 분류됩니다. 외부 래치업은 정전기 방전에 의해 트리거될 수 있지만 내부 래치업은 트리거되지 않습니다.래치업은 칩 기판에 주입된 전하 캐리어나 다른 래치업에 의해 트리거될 수 있습니다.JEDEC78 표준은 래치업에 [9]대한 민감성을 테스트합니다.

정전 방전

주요 기사:정전 방전

정전기 방전(ESD)은 과도한 전기 응력의 하위 등급으로, 즉각적인 장치 고장, 영구적인 매개 변수 변경 및 열화율을 증가시키는 잠재적 손상을 일으킬 수 있습니다.국부적 발열, 고전류 밀도 및 고전계 구배 등 3가지 구성 요소 중 적어도 1가지 이상을 가지고 있으며, 여러 암페어의 전류가 장기간 존재하면 장치 구조에 에너지를 전달하여 손상을 일으킵니다.실제 회로에서의 ESD는 빠르게 교류하는 극성을 가진 감쇠파를 발생시킵니다.접합부에는 같은 방법으로 응력이 주어집니다.이러한 메커니즘에는 [15]다음 4가지가 있습니다.

  • 산화물 분해는 6-10 MV/cm 이상의 전계 강도에서 발생합니다.
  • 역바이어스 누출로 인한 접합부 손상이 단락 지점까지 증가합니다.
  • 금속화 및 폴리실리콘 연소. 손상이 금속 및 폴리실리콘 인터커넥트, 박막 저항 및 확산 저항으로 제한됩니다.
  • 전하 주입 - 눈사태 파괴에 의해 생성된 고온 캐리어가 산화층에 주입됩니다.

치명적인 ESD 장애 모드에는 다음이 포함됩니다.

  • 분기점 번아웃: 분기점을 통해 전도 경로가 형성되어 단락됩니다.
  • 금속화 연소가 금속 인터커넥트의 일부를 녹이거나 증발시키는 데 방해가 됩니다.
  • 산화물 펀치 스루(punch-through)는 두 개의 도체 또는 반도체 사이에 절연층을 통과하는 전도성 경로를 형성합니다. 게이트 산화물은 가장 얇고 따라서 가장 민감합니다.손상된 트랜지스터는 게이트 단자와 배출 단자 사이의 저오믹 접점을 나타냅니다.

파라메트릭 장애는 디바이스 파라미터만 변경하며 스트레스 테스트에서 나타날 수 있습니다.경우에 따라 손상 정도가 낮아질 수 있습니다.잠재적인 ESD 장애 모드는 지연된 방식으로 발생합니다.다음은 예를 제시하겠습니다.

  • 절연체 구조의 약화로 인한 절연체 손상.
  • 마이너리티 캐리어 수명을 단축하고 전방 바이어스 저항을 증가시키며 후방 바이어스 누출을 증가시킴으로써 접합부 손상.
  • 도체 약화에 의한 금속화 손상.

치명적인 고장은 가장 높은 방전 전압을 필요로 하며 가장 테스트하기 쉽고 가장 드물게 발생합니다.파라메트릭 고장은 중간 방전 전압에서 발생하고 더 자주 발생하며 잠복 고장은 가장 흔하다.각 파라메트릭의 고장에는 4-10개의 잠재적 [16]고장이 있습니다.최신 VLSI 회로는 ESD에 더 민감하며 기능이 작고 정전용량이 낮으며 전압 대 충전 비율이 높습니다.전도층의 실리콘 증착은 전도성을 높여 보호 역할을 하는 밸러스트 저항을 줄여줍니다.

일부 MOSFET의 게이트 산화물은 50V의 전위에 의해 손상될 수 있으며, 게이트는 접합부에서 격리되고 그 위에 전위가 축적되어 얇은 유전체층에 과도한 부하를 가할 수 있습니다. 응력된 산화물은 산산조각이 나고 즉시 고장날 수 있습니다.게이트 산화물 자체는 즉시 고장나지 않지만 응력 유발 누출 전류, 장시간 작동 후 지연된 고장으로 이어지는 산화물 손상, 산화물 또는 질화물 유전체를 사용하는 온칩 캐패시터도 취약합니다.구조가 작을수록 캐패시턴스가 작기 때문에 더 취약합니다.즉, 같은 양의 전하 캐리어가 캐패시터를 더 높은 전압으로 충전합니다.유전체의 얇은 층은 모두 취약하기 때문에 두꺼운 산화층을 사용하는 공정에서 만들어진 칩은 [14]덜 취약합니다.

전류에 의한 고장은 쇼트키와 PN 접합이 지배적인 양극 접합 장치에서 더 흔하다.1마이크로초 미만으로 5킬로와트를 넘는 높은 방전 전력은 물질을 녹이고 증발시킬 수 있습니다.박막 저항기의 값은 방전 경로에 의해 변화하거나 박막의 일부가 증발하는 경우가 있습니다.이러한 값이 [17]중요한 정밀 어플리케이션에서는 문제가 발생할 수 있습니다.

가볍게 도핑된 실리사이드 드레인(drain)을 사용하는 새로운 CMOS 출력 버퍼는 ESD에 민감합니다.N채널 드라이버는 보통 산화층 또는 n+/p 웰 접합부가 손상됩니다.이는 기생 NPN 트랜지스터 [18]스냅백 중 전류 크라우딩에 의해 발생합니다.P/NMOS 토템폴 구조에서는 거의 항상 NMOS 트랜지스터가 [19]파손되어 있습니다.접점의 구조는 ESD 감도에 영향을 미칩니다. 모서리와 결함이 전류 혼잡으로 이어져 손상 임계값을 줄일 수 있습니다.전방 바이어스 접합부는 후방 바이어스 [20]접합부의 좁은 고갈 영역에 비해 전방 바이어스 접합부의 줄 열이 재료의 두꺼운 층을 통해 방산되기 때문에 역 바이어스 접합부보다 덜 민감하다.

패시브 요소 고장

저항기

주요 기사:저항기의 고장 모드
고전압 튜브 회로에서 분리된 저항은 저항성 금속산화물층에서의 볼타아크에 의한 손상을 나타낸다.

저항기는 환경 조건 및 성능 한계 밖의 조건에서 값이 변화하면서 페일오픈 또는 단락될 수 있습니다.저항기 장애의 예는 다음과 같습니다.

  • 제조상의 결함으로 인해 간헐적인 문제가 발생.예를 들어, 카본 또는 금속 저항기의 부적절한 크림핑 캡은 느슨해지고 접촉이 손실될 수 있습니다.또, 저항기와 캡의 저항은 저항기의[2] 값을 변경할 수 있습니다.
  • 세라믹 기판과 저항층 [21]사이에 서로 다른 재료가 접합되는 표면 실장 저항기.
  • 집적회로의 니크롬 박막 저항기가 패시베이션 유리로부터 인의 공격을 받아 부식시키고 [22]저항을 증가시킵니다.
  • 황화은의 [6]축적으로 인해 유황이 풍부한 환경에서 접점의 은 금속화를 수반하는 SMD 저항기.
  • 구리에서 자라는 구리 수상돌기(II) 일부 재료에 존재하는 산화물(예를 들어 세라믹 기판과의 금속화를 용이하게 하는 층)과 트리밍 연석 [3]슬롯을 브리지한다.

전위차계 및 트리머

전위차계와 트리머는 3단자 전기 기계식 부품으로, 와이퍼 접점이 조정 가능한 저항 경로를 포함합니다.일반 저항기의 고장 모드와 함께 와이퍼 및 저항층의 기계적 마모, 부식, 표면 오염 및 기계적 변형이 오디오 앰프의 문제인 경로-와이퍼 저항의 간헐적 변화를 초래할 수 있습니다.오염물질과 수분이 부품으로 유입되어 많은 유형이 완벽하게 씰링되지 않았습니다. 특히 일반적인 오염물질은 납땜 플럭스입니다.기계적 변형(와이퍼 경로 접점 손상과 같은)은 납땜 중 뒤틀림 또는 마운팅 중 기계적 응력에 의해 발생할 수 있습니다.리드에 과도한 응력이 가해지면 균열이 저항 [2]경로를 통과할 때 기판 균열 및 개방 고장이 발생할 수 있습니다.

콘덴서

주요 기사: 콘덴서

캐패시터에는 캐패시턴스, 직렬 및 병렬 기생 저항, 전압 파괴 및 소산 계수가 특징이며, 두 기생 파라미터 모두 주파수와 전압에 의존합니다.구조적으로 캐패시터는 유전체, 접속 리드 및 하우징에 의해 분리된 전극으로 구성됩니다.이들 중 하나가 열화되면 파라미터의 이동이나 장애가 발생할 수 있습니다.병렬 기생 저항의 증가로 인한 단락 고장 및 누출은 캐패시터의 가장 일반적인 고장 모드이며,[citation needed] 그 다음에 개방 고장이 발생합니다.캐패시터 장애의 예는 다음과 같습니다.

  • 과전압 또는 유전체의 노화로 인한 유전체 파괴로, 파괴 전압이 작동 전압 아래로 떨어졌을 때 발생합니다.일부 유형의 콘덴서는 내부 아크가 고장난 지점 주변의 전극 일부를 증발시키기 때문에 "셀프 힐"됩니다.다른 것들은 유전체를 통해 전도 경로를 형성하여 유전체 [2]저항의 단락 또는 부분 손실을 초래한다.
  • 전극 재료는 유전체를 통해 이동하며 [2]전도 경로를 형성합니다.
  • 보관, 조립 또는 작동 중 거친 취급으로 인해 콘덴서에서 분리된 리드로 인해 개방 고장이 발생합니다.이 장애는 패키지 내부에서 눈에 띄지 않게 발생할 수 있으며 [2]측정 가능합니다.
  • 콘덴서 재료,[2] 특히 플럭스 및 용제 잔류물에 의한 오염으로 인한 소산 인자 증가.

전해 콘덴서

전해 콘덴서는, 상기의 문제에 가세해 다음과 같은 장해에 시달리고 있습니다.

  • 알루미늄 버전은 전해질이 건조하여 누출이 점진적으로 발생하고 직렬 저항 및 정전용량 손실이 발생합니다.높은 리플 전류와 내부 저항으로 인한 전력 소산은 콘덴서의 내부 온도를 사양을 초과하여 증가시켜 열화 속도를 가속시킵니다. 이러한 콘덴서는 일반적으로 [2]부족하게 됩니다.
  • 전해질 오염(수분으로 인한 오염 등)은 전극을 부식시켜 정전용량 손실 및 [2]단락을 초래합니다.
  • 가스를 발전시켜 캐패시터 하우징 내부의 압력을 증가시키고 때로는 폭발을 일으키는 전해질. 예를 들어 캐패시터 [citation needed]페스트를 들 수 있습니다.
  • 탄탈 버전은 전기적으로 과도한 응력을 받아 유전체를 영구적으로 열화시키고 때로는 [2]개방 또는 짧은 고장을 일으킵니다.이러한 방식으로 실패한 부위는 일반적으로 변색된 유전체 또는 국소적으로 녹은 [6]양극으로 보입니다.

금속 산화물 배리스터

주요 기사:바리스터

금속 산화물 배리스터는 일반적으로 가열될 때 저항이 낮습니다. 전기 과도현상으로부터 보호하기 위해 전원 버스를 통해 직접 연결된 경우 트리거 전압이 낮은 배리스터는 치명적인 열 폭주로 미끄러지거나 작은 폭발이나 [23]화재가 발생할 수 있습니다.이를 방지하기 위해 고장 전류는 일반적으로 열 퓨즈, 회로 차단기 또는 기타 전류 제한 장치에 의해 제한됩니다.

MEMS 장애

마이크로 전자기계 시스템은 다음과 같은 다양한 유형의 장애를 겪습니다.

  • 움직이는 부품이 고착되는 원인이 되는 강박증. 외부 충격에 의해 기능이 회복되는 경우가 있습니다.논스틱 코팅, 접촉 면적 감소 및 인식 향상은 현대 [9]시스템의 문제를 완화합니다.
  • 입자가 시스템 내에서 이동하며 움직임을 차단합니다.전도성 입자는 정전 액추에이터와 같이 회로를 단락시킬 수 있습니다.마모로 인해 표면이 손상되고 입자 오염의 원인이 될 수 있는 이물질이 방출됩니다.
  • 기계 부품의 손실을 일으키는 골절.
  • 움직이는 구조물의 균열을 유발하는 재료 피로
  • 유전체 충전으로 인해 기능이 변경되어 일부 지점에서 파라미터 [24]오류가 발생합니다.

장애 모드 재생성

고장을 줄이기 위해서는 제품 설계 및 후속 제조 과정에서 접착 강도 측정에 대한 정확한 지식이 매우 중요합니다.장애 모드를 사용하는 것이 가장 좋습니다.이는 제품 내에서 발생할 수 있는 특정 고장 모드 또는 모드 범위가 있다는 가정에 기초하고 있습니다.따라서 결합 검정이 관심 모드를 반복해야 한다고 가정하는 것이 합리적입니다.그러나 정확한 복제가 항상 가능한 것은 아닙니다.시험 하중은 시료의 일부에 가해지고 시료를 통해 본드로 전달되어야 한다.샘플의 이 부분이 유일한 옵션이고 채권 자체보다 약하다면 샘플은 [25]채권 전에 불합격됩니다.

「 」를 참조해 주세요.

[24]

레퍼런스

  1. ^ a b STFA 2001: 제27회 테스트 및 고장 분석을 위한 국제 심포지엄 진행: 2001년 11월 11일~15일, 캘리포니아주 산타클라라, 산타클라라 컨벤션 센터, 267페이지 ISBN0-87170-746-2
  2. ^ a b c d e f g h i j k l m n Merrill L. Minges (1989). Electronic Materials Handbook: Packaging. ASM International. p. 970. ISBN 978-0-87170-285-2.
  3. ^ a b c ASM International (2008). Thirty-fourth International Symposium for Testing and Failure Analysis. ASM International. p. 61. ISBN 978-1-61503-091-0.
  4. ^ Zhai, C.; et al. (2015). "Stress-Dependent Electrical Contact Resistance at Fractal Rough Surfaces". Journal of Engineering Mechanics. 143 (3): B4015001. doi:10.1061/(ASCE)EM.1943-7889.0000967.
  5. ^ a b Shangguan, Dongkai (5 December 2005). Lead-free solder interconnect reliability. ISBN 978-0-87170-816-8.
  6. ^ a b c d Thomas W. Lee (2002). Microelectronic Failure Analysis: Desk Reference : 2002 Supplement. ASM International. p. 161. ISBN 978-0-87170-769-7.
  7. ^ Holm, Ragnar (1958). Electric Contacts Handbook (3rd ed.). Springer-Verlag, Berlin / Göttingen / Heidelberg. pp. 331–342.
  8. ^ "Lab Note #105 Contact Life – Unsuppressed vs. Suppressed Arcing". Arc Suppression Technologies. August 2011. Retrieved 10 March 2012.
  9. ^ a b c d e 마이크로 일렉트로닉스 고장 분석: 전자 장치 고장 분석 협회의 데스크 참조.ASM International, 2004 ISBN 0-87170-804-3 p.79 데스크 레퍼런스 위원회
  10. ^ Corrosion and reliability of electronic materials and devices: proceedings of the Fourth International Symposium. The Electrochemical Society. 1999. p. 251. ISBN 1-56677-252-4.
  11. ^ 제4장 기본 장애 모드와 메커니즘, S. Kayali
  12. ^ FET 트랜지스터의 IDSS란 무엇입니까?
  13. ^ a b c A. Christou; B. A. Unger (1990). Semiconductor device reliability. Springer. p. 221. ISBN 0-7923-0536-1.
  14. ^ a b c 黑斯廷斯 (2004). The art of analog layout. 清华大学出版社. p. 120. ISBN 7-302-08226-X.
  15. ^ Oleg Semenov; Hossein Sarbishaei; Manoj Sachdev (2008). ESD Protection Device and Circuit Design for Advanced CMOS Technologies. Springer Science & Business Media. p. 4. ISBN 978-1-4020-8301-3.
  16. ^ R. W. Welker; Ramamurthy Nagarajan; Carl E. Newberg (2006). Contamination and ESD control in high-technology manufacturing. John Wiley and Sons. p. 68. ISBN 0-471-41452-2.
  17. ^ John M. Kolyer; Donald E. Watson (1996). ESD from A to Z: electrostatic discharge control for electronics. Springer. p. 32. ISBN 0-412-08381-7.
  18. ^ G. Theodore (1990). Esd Program Management: A Realistic Approach to Continuous Measurable Improvement in Static Control. Springer. p. 67. ISBN 0-412-09781-8.
  19. ^ Carlos H. Diaz; Sung-Mo (Steve) Kang; Charvaka Duvvury (1994). Modeling of Electrical Overstress in Integrated Circuits. Springer Science & Business Media. p. 3. ISBN 978-0-7923-9505-8.
  20. ^ Milton Ohring (1998). Reliability and failure of electronic materials and devices. Academic Press. p. 349. ISBN 0-12-524985-3.
  21. ^ Khlefa Alarbe Esaklul (1992). Handbook of Case Histories in Failure Analysis, Volume 2. ASM International. ISBN 978-0-87170-495-5.
  22. ^ James J. Licari; Leonard R. Enlow (2008). Hybrid Microcircuit Technology Handbook, 2nd Edition: Materials, Processes, Design, Testing and Production. Elsevier Science. p. 506. ISBN 978-0-08-094659-7.
  23. ^ Brown, Kenneth (March 2004). "Metal Oxide Varistor Degradation". IAEI Magazine. Archived from the original on 19 July 2011. Retrieved 30 March 2011.
  24. ^ a b Herfst, R.W., Steeneken, P.G., Schmitz, J., RF MEMS 용량성 스위치에서의 유전체 충전의 시간 및 전압 의존성, (2007) 연차 절차 – 신뢰성 물리학 (심포시움), 제4.2276, 페이지 4-174.
  25. ^ Sykes, Bob (June 2010). "Why test bonds?". Global SMT & Packaging magazine.