비동기 회선

Asynchronous circuit
자세한 내용은 비동기 시스템을 참조하십시오.

비동기 회로(클럭리스 회로 또는 셀프 타임 회로)[note 1]는 글로벌 [1][3]: 3–5 클럭 회로 또는 신호 발생기를 사용하여 컴포넌트를 동기화하지 않는 순차적 디지털 로직 회로입니다.대신 구성 요소는 일련의 명령이 완료되었음을 나타내는 핸드쉐이크 회로에 의해 구동됩니다.핸드쉐이크는 단순한 데이터 전송 [3]: 115 프로토콜로 작동합니다.많은 동기 회로는 1950년대 초에 더 큰 비동기 시스템(ORDVAC)의 일부로 개발되었습니다.비동기 회로와 이론을 둘러싼 것은 디지털 전자 공학 분야인 집적 회로 설계의 여러 단계의 일부입니다.

비동기회로는 클럭신호라고 불리는 반복펄스에 의해 회로의 신호값의 변경이 트리거되는 동기회로와 대조됩니다.오늘날 대부분의 디지털 장치는 동기 회로를 사용합니다.그러나 비동기 회선은 훨씬 더 빠르고, 낮은 수준의 전력 소비, 전자파 간섭 및 대규모 시스템에서 더 나은 모듈성을 가질 수 있습니다.비동기 회로는 디지털 논리 설계에서 [4][5]활발한 연구 분야입니다.

1990년대에 이르러서야 비동기회로의 실용성이 실제 상업용 [3]: 4 제품에 의해 입증되었다.

개요

모든 디지털 논리회로는 출력신호가 현재의 입력신호에만 의존하는 조합논리와 출력이 현재의 입력과 과거의 입력 모두에 의존하는 순차논리로 나눌 수 있다.즉, 시퀀셜 로직은 메모리와의 조합 로직입니다.거의 모든 실용적인 디지털 디바이스에는 시퀀셜 로직이 필요합니다.시퀀셜 로직은 동기 로직과 비동기 로직의 두 가지 유형으로 나눌 수 있습니다.

동기 회로

동기 논리 회로에서 전자 발진기는 클럭 신호라고 불리는 등간격 펄스의 반복 시리즈를 생성합니다.클럭 신호는 IC의 모든 구성 요소에 공급됩니다. 예를 들어 플립 플랍은 클럭 펄스의 에지에 의해 트리거될 때만 플립되므로 회로 전체의 논리 신호에 대한 변경은 동시에 일정한 간격으로 시작됩니다.회로 내의 모든 메모리 소자의 출력을 회로 상태라고 부릅니다.동기회로의 상태는 클럭펄스만으로 변화합니다.신호의 변화는 회로의 조합 논리 게이트를 통해 전파되는 데 일정 시간이 필요합니다.이 시간을 전파 지연이라고 합니다.

2021년 현재, 현대 동기 IC의 타이밍은 상당한 엔지니어링 노력과 정교한 설계 자동화 [6]도구를 필요로 합니다.설계자는 클럭 도착에 장애가 없는지 확인해야 합니다.IC(예: ASIC)의 크기와 복잡성이 계속 증가함에 따라 이는 어려운 작업입니다.[6]대규모 회선에서는 클럭 분배 네트워크를 통해 송신되는 신호는 종종 다른 시간대에 다른 [6]부품으로 끝납니다.이 문제는 '클럭 스큐'[6][7]: xiv 로 널리 알려져 있습니다.

가능한 최대 클럭환율은 크리티컬패스라고 불리는 전파 지연이 가장 긴 로직패스에 의해 제한됩니다.그 때문에, 고속으로 동작하는 패스는, 대부분의 경우 아이돌 상태가 됩니다.광범위하게 분산된 클럭 네트워크는 많은 유용한 전력을 소모하므로 회로가 입력을 수신하는지 [6]여부에 관계없이 작동해야 합니다.모든 면에서 이 수준의 복잡성 때문에 동기 회선의 테스트와 디버깅에는 개발 [6]시간의 절반 이상이 소요됩니다.

비동기 회선

비동기 회선에는 글로벌클럭이 필요하지 않으며 입력이 변경되는 즉시 회선 상태가 변경됩니다.로컬 기능 블록은 아직 사용할 수 있지만 클럭스큐 문제는 [7]: xiv [3]: 4 허용됩니다.

비동기회선은 클럭펄스가 입력처리를 시작할 때까지 기다릴 필요가 없기 때문에 보다 빠르게 동작할 수 있습니다.논리 게이트 및 기타 [7]: xiv 요소의 전파 지연에 의해서만 이론적으로 속도가 제한됩니다.

단, 비동기회선은 설계가 더 어렵고 동기회선에서는 발견되지 않는 문제가 발생할 수 있습니다.이는 비동기 회선의 결과 상태가 게이트에서의 입력의 상대적인 도착 시간에 민감할 수 있기 때문입니다.2개의 입력으로의 이행이 거의 동시에 도달하면 게이트의 전파 지연의 약간의 차이에 따라 회로가 잘못된 상태가 될 수 있습니다.

이것은 레이스 조건이라고 불립니다.동기회선에서는 레이스 조건이 비동기입력이라고 불리는 동기시스템 외부로부터의 입력에 의해서만 발생할 수 있기 때문에 이 문제는 덜 심각합니다.

일부 완전 비동기 디지털 시스템이 구축되어 있지만(아래 참조), 오늘날 비동기 회로는 일반적으로 신호 처리 회로와 같이 속도가 중요한 동기 시스템의 몇 가지 중요한 부분에서 사용됩니다.

이론적 기초

비동기회로의 원론은 데이비드 E에 의해 만들어졌다. 1950년대 [8]중반의 뮬러.이 이론은 레이먼드 [9]밀러의 유명한 책 "전환 이론"에서 나중에 제시되었습니다.

"비동기 논리"라는 용어는 회로 특성에 [10]대한 다른 가정을 사용하는 다양한 설계 스타일을 설명하기 위해 사용됩니다.이것들은, 로컬로 생성된 지연 모델에 의해서 나타나는 완료를 가지는 「기존」데이터 처리 요소를 사용하는 번들 지연 모델로부터, 회로 요소를 통과하는 임의의 지연을 수용할 수 있는 지연 비감응 설계까지 다양합니다.후자의 스타일은 번들 데이터 실장보다 크지만 레이아웃과 파라미터의 변화에 민감하지 않기 때문에 "설계상 올바른" 회로를 생성하는 경향이 있습니다.

비동기 논리

비동기 로직은 비동기 디지털 시스템의 설계에 필요한 로직입니다.이러한 기능은 클럭 신호 없이 작동하므로 개별 논리 요소가 항상 별개의 참/거짓 상태를 가질 수 없습니다.부울(값 있는 두 개) 로직은 이 작업에 적합하지 않으므로 확장이 필요합니다.Karl Fant는 2005년 그의 저서 Logical determined design에서 null과 mediate를 부가값으로 하는 4개의 값 논리를 사용했다.이 아키텍처는 준지연성이기 [11]때문에 중요합니다.Scott Smith와 Jia Di는 다중 임계값 CMOS를 [12]통합한 Fant's Null Convention Logic의 초저전력 변형을 개발했습니다.이 변화를 MTNCL(Multi-threshold Null Convention Logic) 또는 SCL([13]Sleep Convention Logic)이라고 합니다.Vadim Vasukevich는 그가 venjection이라고 부르는 새로운 논리연산을 기반으로 다른 접근법을 개발했습니다.여기에는 요소의 현재 값뿐만 아니라 요소의 [14]이력도 고려됩니다.

페트리 그물

페트리 네트는 비동기 회로에 대한 추론을 위한 매력적이고 강력한 모델입니다(후속 동시성 모델 참조).특히 유용한 유형의 해석 페트리 망인 신호 전이 그래프(STGs)는 1985년 레오니드 로젠블럼과 알렉스 야코블레프[15], 탐-안 [16]추에 의해 독립적으로 제안되었다.그 이후로 STG는 이론과 [17][18]실무에서 광범위하게 연구되어 왔으며, 이는 Petrify[19] 및 Workcraft와 [20]같은 비동기 제어 회로의 분석과 합성을 위한 인기 있는 소프트웨어 도구의 개발로 이어졌다.

Petri nets에 이어 Actor 모델과 프로세스 계산을 포함한 비동기 회로를 모델링할 수 있는 다른 동시성 모델이 개발되었습니다.

혜택들

비동기 회로에 의해 다양한 이점이 입증되었습니다.준지연감응(QDI) 회로(일반적으로 계산 보편성을 [citation needed]유지하는 비동기 로직의 가장 '순수한' 형태로 합의됨)와 비동기 회로의 덜 순수한 형태 모두 높은 성능과 낮은 영역 및 전력에 대해 타이밍 제약을 사용합니다.

  • 중재자의 준안정성에 대한 강력하고 저렴한 처리.
  • 평균 케이스 퍼포먼스: 평균 케이스 동작시간(지연)[7]: xiv [3]: 3 은 동기회로에서와 같이 컴포넌트(게이트, 와이어, 블록 등)의 최악의 종료시간에 한정되지 않는다.그 결과,[21]: 9 [3]: 3 레이텐시와 throughput 퍼포먼스가 향상됩니다.예를 들어 동기식 프리픽스 가산기보다 빠른 병렬 프리픽스 가산기 설계에 적용된 투기적[22][23] 완성도 및 선도적인 동기식 설계를 능가하는 고성능 배정도 부동소수점 가산기[24] 등이 있습니다.
    • 조기 완료: 입력 처리 결과가 예측 가능하거나 관련이 없는 경우 미리 출력이 생성될 수 있습니다.
    • 고유 탄력성: 파이프라인 입력에 언제든지 가변 개수의 데이터 항목이 나타날 수 있습니다(파이프라인은 연결된 기능 블록의 계단식임을 의미합니다).이는 잠금 해제된 파이프라인 스테이지(기능 블록) 지연으로 인해 가변 입력 및 출력 레이트를 적절하게 처리하면서 고성능에 기여합니다(다만, 폭주는 여전히 가능하며 입출력 게이트 지연도 [21]고려해야[25]: 194 합니다).
    • 기능 블록간의 타이밍 매칭도 불필요합니다.다른 지연 모델(게이트/와이어 지연 시간 예측)이 주어지지만, 이는 비동기 회선 [25]: 194 구현의 실제 접근 방식에 따라 달라집니다.
    • 팬아웃이 높고 타이밍에 민감한 클럭 신호를 분배하는 데 따르는 어려움으로부터 해방됩니다.
    • 회로 속도는 최악의 경우 [citation needed][vague][3]: 3 가정으로 지정된 속도로 고정되지 않고 온도 및 전압 조건 변화에 적응합니다.
  • 온디맨드 전력 [7]: xiv [21]: 9 [3]: 3 소비 절감, 스탠바이 전력 [3]: 3 소비 없음.2005년에 Epson은 동기 [26]설계에 비해 전력 소비량이 70% 낮다고 보고했습니다.또, 클럭 드라이버를 삭제할 수 있기 때문에, 소비 전력을 큰폭으로 삭감할 수 있습니다.다만, 특정의 부호화를 사용하는 경우, 비동기 회로에 더 많은 영역이 필요하게 되어, 기초 프로세스의 누설 특성이 낮은 경우(예를 들면, 고밀도 유전체의 도입전에 사용된 딥 서브 마이크로미터 프로세스)에는, 같은 전력 오버헤드가 추가되는 일이 있습니다.
    • 회로의 로컬 비동기 기능 도메인 간에 전력 매칭이 필요 없습니다.동기 회로는 클럭 엣지 직후에 대량의 전류를 끌어내는 경향이 있습니다.스위칭하는 노드의 수(따라서 소비되는 전류의 양)는 클럭에지 직후에 급속히 감소해, 다음 클럭에지 직전에 제로에 도달합니다.비동기 회로에서는 노드의 스위칭 시간은 이와 같이 상관되지 않기 때문에 전류 요구량이 보다 균일하고 버스트성이 적은 경향이 있습니다.
  • 제조전송공정에서 트랜지스터 대 트랜지스터의 가변성에 대한 견고성(다이 수축으로 반도체 산업이 직면한 가장 심각한 문제 중 하나), 전압 공급, 온도 및 제조공정 파라미터의 변동성.[3]: 3
  • 전자파 간섭(EMI)[3]: 3 이 경감됩니다.동기회로는 클럭 주파수와 그 고조파에서 주파수 대역에 대량의 EMI를 생성합니다.비동기회로는 스펙트럼 [3]: 3 전체에 훨씬 균등하게 퍼져 있는EMI 패턴을 생성합니다.
  • 모듈식 설계(재사용), 내소음성 및 전자파 적합성 향상.비동기회로는 처리변동 및 외부전압변동에 [3]: 4 대한 내성이 높아집니다.

단점들

  • 핸드쉐이크를 [3]: 4 구현하는 추가 로직으로 인해 발생하는 영역 오버헤드.경우에 따라서는 완료 검출 및 테스트용 설계 [27][3]: 4 회선의 추가에 의해, 비동기 설계에서는 동기 설계의 최대 2배의 자원(면적, 회선 속도, 소비 전력)이 필요할 수 있습니다.
  • 동기식 설계에 비해, 1990년대와 2000년대 초반에는 비동기식 [27]회로 설계에 대한 교육을 받거나 경험이 있는 사람은 많지 않습니다.
  • 동기 설계는 본질적으로 비동기 [28]설계보다 테스트 및 디버깅이 쉽습니다.그러나, 이 입장은 동기 논리의 명백한 단순성은 일반적인 설계 [29]접근법에 의해 사용되는 수학적 모델의 인공물이라고 주장하는 Fant에 의해 논쟁되고 있다.
  • 보다 일반적인 동기 설계에서의 클럭 게이트는 비동기 이상에 대한 근사치이며, 경우에 따라서는 그 단순성이 완전 비동기 설계의 장점을 능가할 수 있습니다.
  • 비동기회선의 퍼포먼스(속도)는 입력완전성(더 복잡한 데이터 패스)[30]을 필요로 하는 아키텍처에서는 저하될 수 있습니다.
  • 전용 비동기식 설계 중심의 상업용 EDA [30]툴이 없습니다.그러나 [3]: x 2006년 현재 상황은 서서히 개선되고 있다.

의사소통

프로토콜 및 데이터 인코딩으로 분류할 수 있는 비동기 통신 채널을 만드는 방법은 여러 가지가 있습니다.

프로토콜

통신 부호화 방법이 다른 두 가지 널리 사용되는 프로토콜 패밀리가 있습니다.

  • 2상 a.k.a.핸드쉐이크(2상 프로토콜, Non-Phase-Return-to-Zero(NRZ) 부호화 또는 트랜지션 시그널링):통신은 모든 와이어 천이로 표시됩니다. 0에서 1로, 1에서 0으로 전환하면 모두 통신으로 간주됩니다.
  • 4상 핸드쉐이크(4상 프로토콜 또는 RZ(Return-to-Zero) 인코딩):통신은 와이어 전환에 이어 리셋으로 표시됩니다. 0에서 1로, 그리고 다시 0으로 전환 시퀀스가 단일 통신으로 카운트됩니다.
2상 및 4상 핸드쉐이크 그림.상단: 송신자와 수신자가 간단한 요청 및 확인 신호로 통신하고 있습니다.송신자가 요구 회선을 구동하고 수신자가 확인 응답 회선을 구동합니다.중간:2상 통신의 타이밍 다이어그램.하단:1상 4상 통신 타이밍 다이어그램.

통신당 더 많은 전환을 수반함에도 불구하고, 4상 프로토콜을 구현하는 회로는 각 통신이 끝날 때까지 신호 라인이 원래 상태로 돌아가기 때문에 보통 2상 프로토콜보다 빠르고 단순합니다.2상 프로토콜에서는 회로 구현이 신호선 상태를 내부적으로 저장해야 합니다.

이러한 기본적인 차이는 프로토콜의 다양성을 설명하지 않습니다.이러한 프로토콜은 요청 및 확인만 인코딩하거나 데이터를 인코딩할 수 있으며, 이는 널리 사용되는 다중 와이어 데이터 인코딩으로 이어집니다.요청 및 확인 응답에 단일 와이어를 사용하는 것, 여러 유의 전압 사용, 펄스만 사용하거나 래치를 제거하기 위한 타이밍 균형을 조정하는 것 등, 덜 일반적인 다른 많은 프로토콜이 제안되었습니다.

데이터 부호화

비동기 회선에서는 번들 데이터 부호화와 멀티 레일 부호화의 2가지 데이터 부호화가 널리 사용되고 있습니다.

데이터를 인코딩하는 또 다른 일반적인 방법은 여러 개의 와이어를 사용하여 단일 숫자를 인코딩하는 것입니다. 이 값은 이벤트가 발생한 와이어에 따라 결정됩니다.이렇게 하면 요구와 데이터가 분리되지 않으므로 번들 데이터 인코딩에 필요한 지연 전제 조건의 일부를 피할 수 있습니다.

번들 데이터 부호화

번들 데이터 부호화에서는 요구 및 확인 응답 신호와 함께 데이터 비트당1개의 와이어가 사용됩니다.이는 클럭엣지에서 천이가 발생하는 제한 없이 동기회선에서 사용되는 부호화와 동일합니다.요청 및 확인은 위의 프로토콜 중 하나를 사용하여 별도의 와이어로 전송됩니다.이러한 회로는 일반적으로 완료 신호가 계산을 수행할 수 있을 만큼 충분히 지연된 유계 지연 모델을 가정합니다.

동작 시에 송신자는 요구로 데이터의 가용성과 유효성을 통지한다.다음으로 수신자는 새로운 요구를 처리할 수 있음을 나타내는 확인 응답과 함께 완료를 나타냅니다.즉, 요청은 데이터와 함께 번들되므로 "bundled-data"라는 이름이 붙습니다.

번들 데이터 회로는 2상 번들 데이터에 대해 처음 도입된 용어라 하더라도 2상 프로토콜을 사용하든 4상 프로토콜을 사용하든 상관없이 마이크로파이프라인이라고 종종 불립니다.

4상 번들 데이터 통신.상단: 송신자와 수신자는 데이터 회선, 요청 회선 및 확인 회선으로 연결됩니다.하단:번들 데이터 통신 타이밍 다이어그램.요청 회선이 낮으면 데이터는 무효로 간주되며 언제든지 변경될 수 있습니다.

멀티레일 부호화

멀티레일 부호화에서는 비트와 와이어 간의 일대일 관계 및 별도의 확인 신호가 없는 여러 와이어가 사용됩니다.데이터 가용성은 번들 데이터 부호화에서와 같이 요구 신호를 사용하는 것이 아니라 (멀티 레일 부호화의 유형에 따라) 하나 이상의 데이터 회선 상에서 그 자체로 나타납니다.이것에 의해, 데이터 통신이 지연에 민감하지 않다는 이점이 있습니다.일반적인 2개의 멀티 레일 인코딩은 1열 레일과 듀얼 레일입니다.원핫(일명 1-of-n) 인코딩은 n개의 와이어 중 하나에서 통신을 사용하는 기본 n의 숫자를 나타냅니다.듀얼 레일 부호화에서는 데이터의 각 비트를 나타내기 위해 와이어 쌍을 사용합니다.따라서 "dual-rail"이라는 이름이 붙습니다.쌍의 한쪽 와이어는 비트 값 0을 나타내고 다른 한쪽 와이어는 비트 값 1을 나타냅니다.예를 들어, 2비트 번호로 인코딩된 듀얼 레일은 총 4개의 와이어에 대해 2쌍의 와이어로 표시됩니다.데이터 통신 중에 각 와이어 쌍 중 하나에서 통신이 발생하여 데이터의 비트를 나타냅니다.일반적인 경우 m× \ \times n 부호화는 데이터를 base n의 m 워드로 나타냅니다.

듀얼 레일 및 4개 중 1개 통신의 다이어그램.상단: 송신자와 수신자는 데이터 회선과 확인 회선으로 연결됩니다.중간:값 0, 1, 2, 및3 을 수신측과 통신하는 송신측의 타이밍 다이어그램.하단:듀얼 레일 인코딩을 사용하여 수신기에 동일한 값을 통신하는 송신기의 타이밍 다이어그램.이 특정 데이터 크기에서는 듀얼 레일 부호화는 2x1/2 부호화와 동일합니다.

듀얼 레일 부호화

4상 프로토콜을 사용한 듀얼 레일 인코딩이 가장 일반적이며, 2개의 유효한 상태(10과 01, 전환 후)와 리셋 상태(00)가 있기 때문에 3스테이트 인코딩이라고도 합니다.단열 2상 듀얼 레일보다 간단하게 실장할 수 있는 또 하나의 공통 부호화는 4상태 부호화, 즉 레벨 부호화 듀얼 레일이며, 데이터 비트와 패리티 비트를 사용하여 2상 프로토콜을 실현합니다.

비동기 CPU

비동기 CPU는 CPU 설계를 근본적으로 변화시키기 위한 여러 아이디어 중 하나입니다.

기존 프로세서와 달리 클럭리스 프로세서(비동기 CPU)에는 파이프라인을 통한 데이터 진행을 조정하는 중앙 클럭이 없습니다.대신 CPU의 단계는 "파이프라인 컨트롤" 또는 "FIFO 시퀀서"라고 불리는 논리 장치를 사용하여 조정됩니다.기본적으로 파이프라인 컨트롤러는 기존 단계가 완료되면 로직의 다음 단계를 클럭합니다.이렇게 하면 중앙 클럭은 불필요합니다.클럭된 로직이 아닌 비동기식으로 고성능 디바이스를 구현하는 것이 실제로 더 쉬울 수 있습니다.

  • 비동기 CPU에서는 다른 속도로 컴포넌트를 실행할 수 있습니다.클럭된 CPU의 모든 주요 컴포넌트는 중앙 클럭과 동기화되어 있어야 합니다.
  • 기존의 CPU는 가장 느린 스테이지/명령/컴포넌트에서 예상되는 최악의 성능보다 "빠르게" 처리되지 않습니다.비동기 CPU가 예상보다 빠르게 작업을 완료하면 다음 단계는 중앙 클럭과의 동기화를 기다리지 않고 즉시 결과 처리를 시작할 수 있습니다.처리되는 데이터의 속성(예를 들어 0 또는 1을 곱한 경우에도 곱셈이 매우 빠를 수 있음)이나 전압 또는 버스 속도 설정이 '정상' 또는 예상보다 높거나 주변 온도가 낮기 때문에 작업이 정상적으로 종료될 수 있습니다.

비동기 로직 지지자들은 이러한 기능이 다음과 같은 이점을 얻을 수 있다고 생각합니다.

  • 특정 퍼포먼스 레벨의 전력 소모를 억제하고,
  • 가능한 한 높은 실행 속도.

클럭리스 CPU의 가장 큰 단점은 대부분의 CPU 설계 도구가 클럭이 달린 CPU(동기회로)를 가정한다는 것입니다.많은 툴이 "동기 설계 [31]프랙티스 적용"을 실시하고 있습니다.클럭리스 CPU(비동기회선 설계)를 작성하려면 클럭리스 로직을 처리하도록 설계도구를 변경하고 설계가 준안정적인 문제를 회피하기 위해 추가 테스트를 실시해야 합니다.예를 들어 AMULET를 설계한 그룹은 AMULET3의 복잡한 설계에 대응하기 위해 LARD라는[32] 도구를 개발했습니다.

예

모든 어려움에도 불구하고 수많은 비동기 CPU가 구축되었습니다.

1951년의 ORDVAC는 ENIAC의 후속 기종으로 최초의 [33][34]비동기 컴퓨터였다.

ILLIAC II는 완전히 비동기화된 최초의 속도 독립 프로세서 설계로 [33]당시 가장 강력한 컴퓨터였습니다.

DEC PDP-16 Register Transfer Modules ( 1973년경)는 실험자가 비동기 16비트 프로세싱 요소를 구성할 수 있도록 했습니다.각 모듈의 지연은 모듈의 최악의 타이밍에 따라 수정되었습니다.

칼텍

1980년대 중반 이후 Caltech는 비동기 [35][36]회로의 성능과 에너지 효율을 평가하기 위해 4개의 비상용 CPU를 설계했습니다.

Caltech 비동기 마이크로프로세서(CAM)

1988년 Caltech [35][37]Asynchronous Microprocessor(CAM)는 Caltech가 만든 최초의 비동기 준지연감응형(QDI) 마이크로프로세서였습니다.프로세서에는 16비트 와이드 RISC ISA와 별도의 명령 및 데이터 [35]메모리가 탑재되어 있었습니다.MOSIS가 제조하고 DARPA가 자금을 지원했습니다.이 프로젝트는 해군 연구실, 육군 연구실, 공군 과학 [35]: 12 연구실이 감독했다.

시연하는 동안, 연구원들은 각 지시 후에 출력 라인 중 하나를 펄스로 작동시키면서 꽉 막힌 루프에서 실행되는 간단한 프로그램을 로드했습니다.이 출력 라인은 오실로스코프에 연결되었습니다.뜨거운 커피 한 잔을 칩 위에 올리면 가열된 트랜지스터의 성능 악화에 적응하기 위해 맥박수(유효 "클럭 속도")가 자연스럽게 느려졌다.액화질소를 칩에 부었을 때 추가 개입 없이 명령 속도가 치솟았다.또한 저온에서는 칩에 공급되는 전압이 안전하게 상승할 수 있기 때문에 [citation needed]추가 구성 없이 명령 속도가 향상되었습니다.

갈륨 비소화물(HGaAs
3)에 실장했을 경우,[35]: 5 100MIPS를 달성한다고 주장되었습니다.전반적으로, 이 연구 논문은 CAM의 결과적인 성능이 [35]: 5 당시 이용 가능한 상용 대체 제품에 비해 우수하다고 해석했습니다.

미니 MIPS

1998년에 실험적인 비동기 MIPS I 기반 마이크로 컨트롤러인 MiniMIPS가 만들어졌습니다.SPICE가 예측한 퍼포먼스는 3.3V로 약 280MIPS였지만, 실장은 레이아웃의 몇 가지 실수(인간의 실수)로 인해 어려움을 겪었고, 결과는 약 40% 저하되었습니다(표 [35]: 5 참조).

루토늄 8051

2003년에 만들어진, 그것은 에너지 [36][35]: 9 효율을 위해 설계된 준지연 비감응 비동기 마이크로 컨트롤러였다.마이크로컨트롤러의 구현은 하버드 [36]아키텍처를 따랐습니다.

Caltech CPU의 퍼포먼스 비교(MIPS).[note 2]
이름. 연도 워드 크기(비트) 트랜지스터(수천 개) 크기(mm) 노드 크기(µm) 1.5V 2V 3.3V 5V 10V
캠스크모스 1988 16 20 없음 1.6 없음 5 없음 18 26
MiniMIPS CMOS 1998 32 2000 8×14 0.6 60 100 180 없음 없음
루토늄 8051 CMOS 2003 8 없음 없음 0.18 200 없음 없음 없음 4

엡손

2004년, 엡손은 8비트 비동기 [38][39][40][41][42]칩인 ACT11이라고 불리는 세계 최초의 구부릴 수 있는 마이크로프로세서를 제조했다.동기식 플렉시블 프로세서는 칩이 제조되는 재료를 구부리면 다양한 트랜지스터의 지연이 거칠고 예측할 수 없는 변화를 일으키기 때문에 속도가 느립니다.그 때문에, 최악의 경우는 어디에서나 상정해, 모든 것을 최악의 속도로 계측할 필요가 있습니다.이 프로세서는 스마트카드에 사용하기 위한 것입니다.스마트카드의 칩은 현재 크기가 매우 작기 때문에 완전히 견고한 상태를 유지할 수 있습니다.

IBM

2014년 IBM은 지금까지 생산된 칩 중 가장 많은 트랜지스터 수를 가진 비동기 방식으로 실행되는 SyNAPSE 개발 칩을 발표했습니다.IBM의 칩은 패턴 인식 벤치마크에서 [43]기존 컴퓨팅 시스템보다 훨씬 적은 전력을 소비합니다.

타임라인

  • ORDVAC와 (동일한) ILIAC I(1951년).[33][34]
  • 조니악(1953년)[44]
  • WEIZAC (1955)
  • 키예프 강(1958년).PL/1 [45]언어보다 훨씬 전에 포인터가 있는 프로그래밍 언어를 사용하는 소련의 기계입니다.
  • 일리악 II (1962)[33]
  • 맨체스터 빅토리아 대학교는 아틀라스를 만들었다(1964년)
  • ICL 1906A 및 1906S 메인프레임 컴퓨터1900 시리즈의 일부로 1964년부터 10년 이상 ICL에[46] 의해 판매되었습니다.
  • 폴란드 컴퓨터 KAR-65 및 K-202(1965 및 1970)
  • Honeywell CPU 6180(1972년)[47] 및 시리즈 60 Level 68(1981년)[48][49]에서 멀티가 비동기적으로 실행됨
  • 소련의 비트슬라이스 마이크로프로세서 모듈(1970년대 [50][51]후반)은 soviet587,[52] к588[53] 및 181883(동독에서는 [54]U83x)로 생산됨
  • Caltech Asynchronous Microprocessor, 세계 최초의 비동기 마이크로프로세서(1988)[35][37]
  • ARM 구현 AMULET(1993년 및 2000년)
  • MIPS R3000의 비동기 구현(MiniMIPS(1998))
  • 번들 데이터 XAP, 4개 중 1개 XAP, 2개 중 1개(듀얼 레일) XAP(2003년?)[55] 등 여러 버전의 XAP 프로세서가 서로 다른 비동기 설계 스타일을 실험하고 있습니다.
  • Z가 설계한 ARM 호환 프로세서(2003?)C. Yu, S. B. Furber 및 L. A. Plana. "보안상 중요한 애플리케이션을 위한 비동기 설계의 이점을 검토하도록 특별히 설계되었습니다."[55]
  • MIPS 아키텍처 명령 세트의 [55]서브셋을 실행하는 "네트워크 기반 비동기 아키텍처" 프로세서(2005)
  • 핸드쉐이크 솔루션의 ARM996HS 프로세서(2006)
  • Handshake [56]Solutions의 HT80C51 프로세서(2007?)를 소개합니다.
  • 인텔(2007)[57]의 로드/스토어 아키텍처를 갖춘 슈퍼스케일러 범용 CPU인 Vortex는 풀크럼 마이크로시스템 테스트 칩2로 개발되었으며 일부 컴포넌트를 제외하고 상용화되지 않았습니다.이 칩에는 DDR SDRAM과 [57][58]Nexus 시스템 온칩을 통해 CPU에 연결된 10Gb 이더넷 인터페이스가 포함되어 있습니다.
  • SEAForth 멀티코어 프로세서(2008)를 소개합니다.[59]
  • GA144[60] 멀티코어 프로세서(2010)를 소개합니다.
  • TAM16: 16비트 비동기 마이크로 컨트롤러 IP 코어(Tiempo)[61]
  • Aspida 비동기 DLX[62] 코어: 비동기 오픈 소스 DLX 프로세서([63]ASPIDA)는 ASIC 버전과 FPGA 버전 모두에서 정상적으로 구현되었습니다.

「 」를 참조해 주세요.

메모들

  1. ^ 그것은 오직 async 회로 세계 시계 동기화가 부족하다는 것을 의미한다.[1]:강의 12 세계적으로 비동기 지역적으로 동기 회로 완벽하게 가능하다.[2]:157–186
  2. ^ Dhrystone 또한 사용되었다.[35]:4,8

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추가 정보