45 nm 프로세스

45 nm process
반도체
장치
조작
4-fach-NAND-C10.JPG
MOSFET 스케일링
(프로세스 노드)
미래.
  • 003 nm ~2023년
  • 002 nm ~2024년

국제 반도체 테크놀로지 로드맵에 따르면 45nm MOSFET 테크놀로지 노드는 2007~2008년경에 제조된 메모리셀의 평균 하프피치를 참조해야 합니다.

마쓰시타와 인텔은 2007년 말 45nm 칩을, AMD는 2008년 말 45nm 칩을, IBM, 인피니온, 삼성, 차터드 세미컨덕터는 이미 45nm 공정 플랫폼을 완성했다.2008년 말, SMIC는 IBM으로부터 벌크 45nm 공정의 라이센스를 취득한 최초의 중국계 반도체 회사였습니다.2008년에 TSMC는 40 nm 공정으로 이행했습니다.

많은 중요한 특징 크기는 리소그래피에 사용되는 빛의 파장보다 작다(193 nm 및 248 nm).더 큰 렌즈와 같은 다양한 기술이 서브 파장 피쳐를 만들기 위해 사용됩니다.특히 드라이 리소그래피를 사용하는 경우 특징 사이의 거리를 줄이는 데 도움이 되는 이중 패턴 처리도 도입되었습니다.45nm 노드에서 193nm 파장의 패턴화 레이어가 증가할 것으로 예상됩니다.이전에 느슨했던 층(예: Metal 4 및 Metal 5)을 248 nm에서 193 nm 파장으로 계속 이동할 것으로 예상되며, 193 nm 포토 레지스트의 어려움으로 인해 비용이 더욱 증가할 것으로 예상됩니다.

고순도 유전체

칩 메이커들은 당초 누출 전류 밀도를 줄이기 위해 게이트 스택에 새로운 고밀도 재료를 도입하는 것에 대해 우려를 표명해 왔습니다.그러나 2007년 현재 IBM과 인텔은 모두 고밀도의 유전체 및 금속 게이트 솔루션을 보유하고 있다고 발표했습니다.이 솔루션은 인텔이 [1]트랜지스터 설계의 근본적인 변화로 간주됩니다.NEC는 고밀도 재료도 생산했다.

테크놀로지 데모

  • 2004년에 TSMC는 0.296 평방 마이크로미터 45 nm SRAM 셀을 시연했습니다.2008년에 TSMC는 40 nm [2]공정으로 이행했습니다.
  • 2006년 1월에 인텔은 0.346 평방 마이크로미터 45 nm 노드 SRAM 셀을 시연했습니다.
  • 2006년 4월에 AMD는 0.370 평방 마이크로미터 45 nm SRAM 셀을 시연했습니다.
  • 2006년 6월, Texas Instruments는 몰입 리소그래피의 도움으로 0.24 평방 마이크로미터 45 nm SRAM 셀을 첫 선을 보였습니다.
  • 2006년 11월 UMC는 침지 리소그래피와 저밀도 유전체를 사용하여 0.25제곱 마이크로미터 미만의 셀 크기를 가진 45nm SRAM 칩을 개발했다고 발표했습니다.
  • 2006년에 삼성은 40 nm [3]공정을 개발했다.

45nm 테크놀로지의 후계자는 32nm, 22nm, 14nm 테크놀로지입니다.

상업 소개

마쓰시타 전기공업은 2007년 6월부터 45nm 공정 기술을 기반으로 디지털 가전용 시스템온칩(SoC) IC 양산을 시작했다.

인텔은 2007년 11월에 최초의 45 nm 프로세서인 Xeon 5400 시리즈를 출하했습니다.

Penryn에 대한 자세한 내용은 2007년 4월 인텔 개발자 포럼에서 공개되었습니다.그 후계자는 Nehalem이다.중요한[4] 진보로는 새로운 명령(SSE4 포함, Penryn New Instructions라고도 함)과 새로운 제조 재료(가장 중요한 것은 하프늄 기반 유전체)의 추가가 있습니다.

AMD는 Sempron II, Athlon II, Turion II 및 Phenom II(일반적으로 퍼포먼스가 높은 순서)와 45nm 프로세스 테크놀로지를 채용한 Shanghai Opteron 프로세서를 2008년 후반에 출시했습니다.

2010년에 출시된 Xbox 360 S는 45 nm [5]공정으로 제작된 제논 프로세서를 가지고 있습니다.

PlayStation 3 Slim 모델은 45nm [6]공정에서 셀 광대역 엔진을 도입했습니다.

예:인텔 45 nm 프로세스

IEDM 2007에서는 인텔의 45 nm 공정의 기술적인 상세 내용이 [7]공개되었습니다.

여기서는 액침 리소그래피를 사용하지 않기 때문에 리소그래피 패턴화가 더 어렵습니다.따라서 이 45nm 공정에는 라인컷 더블패터닝 방법이 명시적으로 사용된다.또, 게이트 리크 문제에 대처하기 위해서, 고휘발성 유전체의 사용이 처음으로 도입된다.32 nm 노드의 경우, 인텔에서는 이머전 리소그래피를 사용하기 시작합니다.

  • 160 nm 게이트 피치(65 nm 생성의 73%)
  • 200nm 절연 피치(65nm 생성의 91%)로 트랜지스터 간 절연 거리 스케일링이 느려지는 것을 나타냅니다.
  • 더미 구리 금속 및 더미[8] 게이트의 광범위한 사용
  • 35 nm 게이트 길이(65 nm 생성과 동일)
  • 1nm 등가 산화물 두께(0.7nm 전이층)
  • 더미 폴리실리콘 및 다마신 금속 게이트를 이용한 게이트-최종 공정
  • 두 번째 포토 레지스트[9] 코팅을 사용한 게이트 끝의 스퀴어링
  • 탄소 도프 산화물과 Cu 인터커넥트의 9개 층, 마지막 층은 두꺼운 "재분배" 층입니다.
  • 로컬 인터커넥트용 원보다 직사각형 모양의 접점
  • 무연 포장
  • 1.36mA/μm nFET 구동 전류
  • 1.07mA/μm pFET 구동 전류(65nm 발전보다 51% 빠름), 내장 SiGe 스트레스 인자의 23%에서 30% Ge로 증가하여 홀 이동성이 향상됨

2008년 Chipworks의 리버스 [10]엔지니어링에서는 트렌치 접점이 텅스텐의 "Metal-0" 층으로 형성되어 국부적 상호접속 역할을 하는 것으로 밝혀졌다.대부분의 트렌치 접점은 확산을 커버하는 게이트와 평행한 짧은 선으로 되어 있는 반면, 게이트 접점은 더 짧은 선으로 게이트와 수직인 선으로 되어 있었다.

최근[11] Nehalem과 Atom 마이크로프로세서 모두 전압 스케일링에 더 잘 적응하기 위해 기존의 6개의 트랜지스터가 아닌 8개의 트랜지스터를 포함하는 SRAM 셀을 사용했다는 것이 밝혀졌다.이로 인해 30%가 넘는 지역 패널티가 발생하였습니다.

45 nm 테크놀로지를 사용한 프로세서

레퍼런스

  1. ^ "IEEE Spectrum: The High-k Solution". Archived from the original on 26 October 2007. Retrieved 25 October 2007.
  2. ^ "40nm Technology". TSMC. Retrieved 30 June 2019.
  3. ^ "History". Samsung Electronics. Samsung. Retrieved 19 June 2019.
  4. ^ "Report on Penryn Series Improvements" (PDF). Intel. October 2006.
  5. ^ 를 클릭합니다"New Xbox 360 gets official at $299, shipping today, looks angular and ominous (video hands-on!)". AOL Engadget. 14 June 2010. Archived from the original on 17 June 2010. Retrieved 11 July 2010..
  6. ^ 를 클릭합니다"Sony answers our questions about the new PlayStation 3". Ars Technica. 18 August 2009. Retrieved 19 August 2009..
  7. ^ Mistry, K.; Allen, C.; Auth, C.; Beattie, B.; Bergstrom, D.; Bost, M.; Brazier, M.; Buehler, M.; Cappellani, A.; Chau, R.; Choi, C.-H.; Ding, G.; Fischer, K.; Ghani, T.; Grover, R.; Han, W.; Hanken, D.; Hattendorf, M.; He, J.; Hicks, J.; Huessner, R.; Ingerly, D.; Jain, P.; James, R.; Jong, L.; Joshi, S.; Kenyon, C.; Kuhn, K.; Lee, K.; Liu, H.; Maiz, J.; Mclntyre, B.; Moon, P.; Neirynck, J.; Pae, S.; Parker, C.; Parsons, D.; Prasad, C.; Pipes, L.; Prince, M.; Ranade, P.; Reynolds, T.; Sandford, J.; Shifren, L.; Sebastian, J.; Seiple, J.; Simon, D.; Sivakumar, S.; Smith, P.; Thomas, C.; Troeger, T.; Vandervoorn, P.; Williams, S. & Zawadzki, K. (December 2007). "A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging". 2007 IEEE International Electron Devices Meeting: 247–250. doi:10.1109/IEDM.2007.4418914. ISBN 978-1-4244-1507-6. S2CID 12392861.
  8. ^ 인텔, 리소그래피 한계 확대, 파트 II
  9. ^ "Intel 45 nm process at IEDM". Archived from the original on 2 December 2008. Retrieved 2 September 2008.
  10. ^ "analysis". Archived from the original on 2 December 2008. Retrieved 15 March 2008.
  11. ^ Nehalem 및 Atom에 사용되는 8T SRAM
  12. ^ "Panasonic starts to sell a New-generation UniPhier System LSI". Panasonic. 10 October 2007. Retrieved 2 July 2019.

외부 링크

선행
65 nm 		CMOS 제조 프로세스 에 의해 성공자
32 nm