핀 수가 적다

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핀 수가 적다

핀 수가 적다
생성된 연도	1998
작성자	인텔(R)
대체	업계 표준 아키텍처
대체자	확장 시리얼 페리페럴 인터페이스 버스 (2016)
폭(비트)	4
속도	33 MHz
스타일.	병렬
핫 플러그 인터페이스	아니요.
외부 인터페이스	아니요.

로우 핀 카운트(LPC)버스가 컴퓨터 버스"유산"/O장치 및 TPM(TPM)(슈퍼/O, 임베디드 제어기 또는 지능형 플랫폼 관리 인터페이스 칩에 통합)IBM호환 기종. 개인적인 컴퓨터의 CPU에 저주파 대역 폭 장치를 연결하는, 2006[1]의 바이오스 롬(BIOSROM이 직렬 주변 장치 인터페이스로 은 감동했습니다)버스 등으로 쓰였다.[2]"레거시" I/O 디바이스에는 보통 시리얼 포트와 패럴렐 포트, PS/2 키보드, PS/2 마우스 및 플로피 디스크 컨트롤러가 포함됩니다.

LPC 버스를 탑재한 대부분의 PC 메인보드에는 호스트로서 기능하여 LPC 버스를 제어하는 플랫폼컨트롤러 허브(PCH) 또는 사우스브리지 칩이 탑재되어 있습니다.LPC 버스의 물리 와이어에 접속되어 있는 그 외의 디바이스는 모두 주변기기입니다.

개요

LPC 버스는 1998년 인텔에 의해 ISA(Industry Standard Architecture) 버스를 대체하는 소프트웨어 호환 제품으로 도입되었습니다.소프트웨어에서는 ISA와 비슷하지만 물리적으로는 상당히 다릅니다.ISA 버스에는 16비트 데이터 버스와 24비트 주소 버스가 있어 16비트 I/O 포트 주소와 24비트 메모리 주소에 모두 사용할 수 있습니다.모두 최대 8.33MHz의 속도로 실행됩니다.LPC 버스는 클럭 속도(33.3MHz)의 4배 속도로 동작하는 고다중화 4비트 폭 버스를 사용하여 유사한 성능의 주소와 데이터를 전송합니다.

LPC의 주요 장점은 기본 버스가 7개의 신호만 필요로 하기 때문에 주변기기의 칩에 필요한 핀 수를 크게 줄일 수 있다는 것입니다.LPC를 사용하는 집적회로는 ISA와 동등한 핀보다 30~72개 적은 핀을 필요로 합니다.또한 매우 붐비는 현대식 메인보드에서도 경로 지정이 용이합니다.클럭 레이트는 통합을 더욱 용이하게 하기 위해 PCI와 일치하도록 선택되었습니다.또한 LPC는 메인보드 전용 버스입니다.커넥터는 정의되어 있지 않습니다.또, 메인보드^[2] 벤더 전용의 TPM 도터보드와 BIOS Diagnostics 코드를 표시하기 위한 POST 카드를 탑재한 Trusted Platform Module(TPM)을 제외하고, LPC 주변기기의 도터보드를 사용할 수 없습니다.디바이스 검출은 지원되지 않습니다.마더보드 디바이스 또는 특정 모델의 TPM만 연결되어 있기 때문에 호스트 펌웨어(BIOS, UEFI) 이미지에는 디바이스와 특정 메인보드에 존재할 것으로 예상되는 I/O 주소가 포함됩니다.

신호.

LPC 사양에서는 양방향 데이터 전송에 필요한7개의 필수 신호를 정의하고 있습니다.

• LCLK: 호스트에 의해 제공되는 33.3MHz 클럭.종래의 PCI 클럭(PCICLK)에 접속할 수 있기 때문에, 호스트(남쪽 브릿지)에 전용 핀이 필요 없습니다.
• LRESET #: 액티브-로우 버스 리셋.PCIRST#에 접속할 수 있습니다.
• LFRAME #: 이 액티브 로우 신호는 LPC 버스 트랜잭션의 시작을 나타냅니다.호스트에만 의해 구동됩니다.
• LAD [ 3 : 0 ]:이들 4개의 양방향 신호는 다중 주소, 데이터 및 기타 정보를 전송합니다.앞의 2개의 제어 신호와 마찬가지로 이들 신호에는 약한 풀업 저항이 있기 때문에 디바이스에 의해 액티브하게 구동되지 않는 한 모두 1개의 상태로 유지됩니다.

6개의 신호가 추가로 정의되어 있습니다.이러한 신호는 기능을 필요로 하지 않는 LPC 디바이스의 경우 옵션입니다만, 호스트에서는 처음 2개의 신호는 필수입니다.

• LDRQ#:DMA/버스 마스터 요구.이것은 Intel 8237 호환 DMA 컨트롤러 또는 LPC 고유의 버스 마스터 프로토콜을 통해 직접 메모리 액세스를 실행하는 디바이스로부터의 출력입니다.호스트는 해당 입력 핀을 필요로 하는 디바이스당 1개(최소 2개)씩 제공해야 합니다.
• SerIRQ: 시리얼화된 인텔8259 호환 인터럽트 신호.^[3]1 회선은 모든 LPC 디바이스와 호스트에서 공유됩니다.
• CLKRUN #: 전원 관리를 위해 클럭을 정지할 수 있는 시스템에서 클럭을 재시작하기 위해 사용되는 오픈 컬렉터 신호입니다.호스트가 시계를 중지하지 않으면 필요하지 않습니다.동등한 PCI 신호에 접속할 수 있습니다.
• LPME #: 시스템을 sleep 상태에서 깨우기 위한 전원 관리 이벤트를 엽니다.PCI 버스 PME # 신호와 동등합니다.
• LPCPD#: LPC 디바이스에 전원이 절단되어 인터럽트 또는 DMA 요구를 하지 않도록 경고하기 위한 호스트로부터의 옵션 출력입니다.
• LSMI #: 시스템 관리 인터럽트 요청.이것은, LPC 디바이스가 버스 액세스에 응답해 SMI# 를 트리거 할 필요가 있는 경우(예를 들면, 누락된 하드웨어 주변기기의 소프트웨어 에뮬레이션을 실행하는 경우)에만 필요합니다.그렇지 않으면 느린 SERIRQ 프로토콜을 사용하여 SMI를 요청할 수 있습니다.

타이밍과 퍼포먼스

LPC 버스는 기존의 PCI에서 전기 규약을 도출합니다.특히, 다른 장치가 "발언"할 수 있도록 버스 신호를 "반전"하려면 두 개의 아이돌 사이클이 필요하다는 제약사항을 공유합니다.우선 버스는 활발하게 높게 주행한다.두 번째에서 버스는 풀업 저항기에 의해 언리븐되어 높게 유지된다.새 장치는 세 번째 사이클에서 버스를 통해 데이터 전송을 시작할 수 있습니다.LPC 운영은 이러한 턴어라운드를 수행하는 데 많은 시간을 소비합니다.

전술한 바와 같이 LPC 버스는 ISA 버스와 유사한 성능을 제공하도록 설계되었습니다.정확한 데이터 전송 속도는 실행되는 버스 액세스 유형(I/O, 메모리, DMA, 펌웨어)과 호스트 및 LPC 디바이스 속도에 따라 달라집니다.128바이트 펌웨어 읽기 사이클을 제외한 모든 버스사이클은 데이터 전송에 소비되는 273클럭틱 중 256클럭을 사용하여 15.63MB/s의 throughput을 얻습니다.이 사이클은 대부분의 시간을 데이터 ^[4]전송이 아닌 오버헤드로 소비합니다.다음으로 빠른 버스 사이클인 이 표준에 정의되어 있는32비트 ISA 스타일의 DMA 쓰기 사이클은 최대 6.67 MB/s까지 전송할 수 있습니다.이는 이 버스 사이클에 사용되는 클럭틱 20개 중 8개만 실제로 데이터를 전송하고 나머지 사이클은 ^[4]오버헤드이기 때문입니다.

가장 느린 버스 사이클 중 하나는 단순한 메모리 읽기 또는 쓰기이며, 전송 속도는 1.96 MB/s이며 17 클럭틱(및 디바이스에 의해 부과되는 대기 상태) 중 2개만 데이터를 전송합니다.

적용들

인텔은 LPC 버스에 직접 연결된 단일 플래시 메모리 칩에 시스템 BIOS 이미지를 저장할 수 있도록 LPC 버스를 설계했습니다.인텔은 병렬 ATA ^[5]포트 대신 LPC 버스에 직접 연결된 단일 플래시 메모리 칩에 운영 체제 이미지와 소프트웨어 애플리케이션을 저장할 수도 있게 되었습니다.

CPLD 또는 FPGA는 LPC 호스트 또는 ^[6]페리페럴을 구현할 수 있습니다.

원래 Xbox 게임기에는 LPC 디버깅 포트가 있어 Xbox가 새 ^[7][8]코드를 강제로 부팅하도록 할 수 있습니다.

ISA 호환 동작

모든 LPC 버스 트랜잭션은 최소 1사이클 동안 LFRAME#을 짧게 구동하는 호스트에 의해 시작됩니다.LFRAME# low(START 필드)의 마지막 사이클 동안 호스트는 LAD[3:0]를 all-zeros로 구동하여 ^[4]ISA 호환 트랜잭션이 계속됨을 나타냅니다.LFRAME#이 하이인 첫 번째 사이클 동안 호스트는 "cycle type/direction"(CTDIR) 필드를 구동합니다.CTDIR 필드는 전송 유형(I/O, 메모리 또는 DMA)과 방향(디바이스에서 읽기 또는 디바이스에 쓰기)을 나타냅니다.이 뒤에 보통 전송 주소 필드가 계속됩니다.주소의 사이즈는, 사이클의 타입에 따라 달라집니다.

• I/O 액세스의 경우 주소는 16비트이며, 4사이클에 걸쳐 최상위 니블이 먼저 전송됩니다.
• 시스템 메모리 액세스의 경우 주소는 32비트이며 8사이클에 걸쳐 최상위 니블이 먼저 전송됩니다.
• ISA 스타일의 DMA 액세스에는 주소 자체는 없지만, 2개의 클럭 사이클에 의해 DMA 채널 번호를 포함한 니블과 전송 사이즈를 나타내는2개의 니블이 전송됩니다.메모리 주소는 칩셋 내의 ISA 스타일의 DMA 컨트롤러 또는 LPC 버스 외부의 CPU에 프로그램되어 있습니다.다음의 DMA 의 항을 참조해 주세요.

ISA 호환 읽기 및 쓰기

메모리 및 I/O 액세스는 단일 바이트 액세스로만 허용됩니다.

쓰기의 경우, 위에 설명된 주소 뒤에 데이터 필드가 이어지며, 8비트가 최소 유효 니블을 사용하여 두 사이클에 걸쳐 먼저 전송됩니다.

그 후, 호스트는 버스를 디바이스에 넘깁니다.이 턴어라운드에는 2사이클이 소요되며, 기존의 PCI 버스 제어 신호와 동일하게 동작합니다.즉, 1사이클 동안 호스트는 LAD 회선을 하이(1111)로 구동합니다.두 번째 사이클 동안 호스트는 풀업 저항으로 인해 높은 상태를 유지하지만 라인 구동을 중지합니다.디바이스는 3번째 사이클부터 회선을 구동할 수 있습니다.

디바이스로의 턴어라운드는 최소1회의 동기 사이클입니다.이 수는 단말기의 제어 하에 필요에 따라 대기 상태를 추가하는 가변적입니다.비트 패턴 0101 및 0110은 동기 사이클이 계속됨을 나타냅니다.장치가 LAD 버스에서 0000(준비 완료) 또는 1010(오류) 패턴을 한 사이클 동안 구동하면 대기 시간이 종료됩니다.

읽기의 경우 8비트의 데이터가 이어지며, 쓰기 때와 마찬가지로 2사이클에 걸쳐 최하위 니블이 먼저 전송됩니다.

그런 다음 디바이스가 버스를 다시 호스트로 돌리면(다른 두 사이클을 수행), 전송이 완료됩니다. 호스트는 다음 사이클에서 다른 전송의 START 필드를 전송할 수 있습니다.

호스트가 사용되지 않는 주소로 전송을 시도하면 디바이스가 SYNC 사이클을 구동하지 않고 호스트는 LAD 버스에서 1111을 인식합니다.1111의 세 사이클이 확인되면(느린 디바이스가 주소를 디코딩하고 동기 패턴을 구동하기 위해 두 번의 턴어라운드 사이클 외에 두 번의 사이클이 허용됨) 호스트는 작업을 중단합니다.

ISA 호환 DMA

Platform Controller Hub(PCH; 플랫폼컨트롤러 허브)칩 또는 사우스브리지칩이 호스트로서 동작해, LPC 버스를 제어합니다.메모리 컨트롤러가 칩셋 내에 있는 경우는, 버스상의 디바이스의 중앙 DMA 컨트롤러로서도 기능합니다.독자적인 메모리 컨트롤러를 탑재한 CPU에서는, DMA 컨트롤러는 CPU내에 있습니다.원래 ISA 버스가 있는 시스템용으로 작성된 소프트웨어와의 호환성을 위해 DMA 컨트롤러는 IBM PC/AT 아키텍처의 "레거시" 온보드 주변기기와 동등한 회로(모든 것이 "ISA 스타일 DM"에 관련된 2개의 프로그래머블 인터럽트 컨트롤러, 프로그래머블 인터벌 타이머 및 2개의 ISA DMA 컨트롤러)를 포함합니다.A"입니다.

ISA 호환 DMA 는, 호스트상에서 Intel 8237 호환 DMA 컨트롤러를 사용하고 있습니다.이 컨트롤러는 메모리 버퍼의 위치와 길이, 전송 방향을 추적합니다.디바이스는 특정 DMA 채널 번호에서 서비스를 요청하기만 하면 호스트는 LPC 버스에서 DMA 액세스를 수행합니다.

DMA 요구는 디바이스의 LDRQ# 신호를 사용하여 이루어집니다.통상, 디바이스는, 6 비트 요구(시작 비트, 3 비트 DMA 채널 번호(가장 중요한 비트 우선), 새로운 요구 레벨의 1 비트(거의 항상 1, DMA 전송이 요구되고 있는 것을 나타냄), 및 최종 1 비트)를 송신하는 것으로, ISA 호환 DRQ 회선상의 천이를 나타낼 수 있습니다.그런 다음 호스트는 DMA 사이클을 수행합니다.DMA 사이클은 메모리액세스에 근거해 명명되기 때문에, 「읽기」는 메모리에서 디바이스로의 전송, 「쓰기」는 디바이스에서 메모리로의 전송입니다.

"주소"는 3비트 채널 번호와 1비트 터미널 카운트 표시(ISA 버스의 TC 핀 또는 8237의 EOP 번호 출력)의 2가지 사이클로 구성되어 있으며, 그 후에 2비트 전송 크기가 계속됩니다.

디폴트로는 DMA 채널0 ~ 3은 8비트 전송을 실행하고 채널5 ~ 7은 16비트 전송을 실행합니다.단, LPC 고유의 내선번호에서는 임의의 채널에서1 바이트, 2 바이트 또는4 바이트의 전송이 가능합니다.멀티바이트 전송이 실행되는 경우 각 바이트에는 다음과 같이 자체 SYNC 필드가 있습니다.DMA 전송에서는 추가 SYNC 필드 값을 사용할 수 있습니다.패턴 1001은 디바이스가 현재 바이트를 사용할 준비가 되었음을 나타내며 더 많은 바이트를 전송할 필요가 있음을 나타냅니다.0000의 표준 "ready" 패턴은 이것이 마지막 바이트임을 나타냅니다.

통상의 「ready」패턴 0000(또는 에러패턴 1010)에서는, 디바이스가 LDRQ# 신호를 개입시켜 다른 DMA 요구를 실시할 때까지, 호스트가 그 직후의 바이트 후에 DMA 를 정지하도록 요구됩니다.1001 의 패턴은, 호스트가 디바이스의 DMA 요구가 아직 액티브하다고 간주할 필요가 있는 것을 나타냅니다.호스트는, 이 전송의 나머지 바이트를 계속 사용하거나, 필요에 따라서, LDRQ# 를 개입시켜 다른 요구를 실시하지 않고, 다른 전송을 개시합니다.

이 이동을 위한host-specified 길이 또는 장치는 양도를 멈추게 하는 것에 도달한 경우 거기서 자료는 장치에서 전송됨으로서 DMA쓰기 위해 SYNC필드 데이터의 8bit, 다른 SYNC분야로, 이어진다.A2사이클의 회복 분야 거래를 완성시켰다.거기서 자료는 장치에 전송됨으로서 DMA 읽기, 내용은 SYNC필드가 회복에 의해 각 바이트의data—turnaround—sync—turnaround 순서 반복으로 이어진다.

연속 인터럽트

serialize된 인터럽트는 시계의 도움으로 단일 공유 SERIRQ 전송되고 있다.시간 슬롯 각 인터럽트 요청에, 초기 동기화는 호스트에서 행해진 것에 헌신하고 있다.[3]단순화된 예로서:

• 그 호스트 8시계, 그 후 또 다른 높이를 지지했고, 최종 회복 사이클의 버스 떨 수 있는 SERIRQ 라인 낮은 운전한다.
• 장치 IRQ#6을 요청하기 위해서 그 저기압 시계를 위하고 또 고등 SERIRQ를 운전한다. 그것 6×3=18의 시계를, 기다린다.

때문에 오직 낮은 2개 이상의 연속 시계는 호스트에서 주행할 수 있는 기기는 첫 단계에서 이상으로 시계 하나에 다른 장치 드라이브 낮은 동기화할 수 있다.만약 SERIRQ 라인 낮은 18시에, IRQ18/3=6 주장 주도되는 것을 보는 호스트는 동안 시계의 숫자를 세는 라인을 보면서:인터럽트의 원천을 인식한다.

는 진행자는 프로토콜을 시작할 때 위의 있는 연속적인 모드.그 고요한 모드에서 시계에 SERIRQ 최저 운전으로 기기는 요청 중단이다.주인 뒤 약한 나머지 7개 시계 라인 운전 계속되고 있다.이러한 관점에서, 프로토콜은 동일하다.두 모드에서, 초기 동기 펄스의 시계의 숫자가 4명에서 8편으로 범위로 한다.

가 시작될 때 프로토콜 연속 모드에서 일한다.버스 트랜잭션이 완료될 때마다(호스트가 SERIRQ를 낮게 구동한 후 모든 디바이스가 인터럽트 요구를 전송하기를 기다린 후), 호스트는 최종 메시지를 보냅니다.다음 트랜잭션에서 사용되는 모드에 따라 SERIRQ 회선을 낮게 구동합니다.

기존의 메커니즘에 비해 시리얼화된 인터럽트를 사용하는 장점은 각 인터럽트레벨의 행이 아니라 (어차피 존재하는 클럭과는 별도로) 단일 SERIRQ 회선만 필요하다는 것입니다.

LPC 비ISA 사이클

0000 이외의 START 필드 값은 ISA와 호환되지 않는 다양한 ^[4]전송을 나타내기 위해 사용됩니다.지원되는 전송은 다음과 같습니다.

START = 1101, 1110

펌웨어 메모리 읽기 및 쓰기

이것에 의해, 펌 웨어(BIOS)를 통상의 주변기기의 주소 공간 밖에 배치할 수 있습니다.이러한 전송은 다음을 제외하고 ISA 호환 전송과 유사합니다.

• CTDIR 필드는 없습니다.방향은 START 필드(읽기 1101, 쓰기 1110)로 인코딩됩니다.
• 4비트의 칩 셀렉트필드가 존재하여 여러 펌웨어 허브 중 하나를 선택할 수 있습니다.예를 들어 두 번째 펌웨어 허브를 사용하여 프라이머리 BIOS가 악성 프로그램이나 불량 플래시에 의해 파손된 경우 백업 BIOS를 유지할 수 있습니다.
• 주소는 28비트입니다.가장 중요한 니블이 먼저 전송됩니다.
• 주소 뒤에 크기 필드가 표시됩니다.지원되는 읽기/쓰기 크기는 1, 2, 4바이트입니다.지원되는 읽기 전용 크기는 16 또는 128바이트입니다.
• 데이터는 대기 상태 없이 하나의 연속 버스트로 전송됩니다.전체 전송에 대해 SYNC 필드는 1개뿐입니다.

시작 = 0010, 0011

버스 마스터 DMA

LPC 버스상의 최대 2개의 디바이스가 LDRQ# 신호를 사용하여 예약된DMA 채널4의 사용을 요구함으로써 버스 마스터 전송을 요구할 수 있습니다.이 경우 호스트는 버스마스터 0의 경우 0010, 버스마스터 1의 경우 0011이라는 특수한 START 필드를 사용하여 전송을 시작하고 이어서 버스마스터 DMA 사이클을 요구하는 디바이스에 버스를 건네줍니다.턴어라운드 사이클 후 전송은 호스트 시작 ISA 호환 전송과 거의 동일하게 진행되며 역할은 반대로 수행됩니다.

• 디바이스는 1사이클 CTDIR 필드를 전송합니다(I/O 및 메모리 전송 유형만 허용).
• 디바이스는 주소를 송신합니다(유형에 따라 16비트 또는 32비트).가장 중요한 니블이 먼저 전송됩니다.
• 디바이스는 8, 16 또는 32비트를 부호화하는1 사이클 전송 사이즈필드를 송신합니다.
• 쓰기의 경우 데이터는 다음과 같습니다.ISA 호환 DMA 사이클과는 달리 데이터는 더 이상 대기 상태가 없이 한 번에 전송됩니다.
• 그런 다음 LAD 버스가 호스트에게 반환되는 동안 두 번의 턴어라운드 사이클이 발생합니다.
• 가변 길이 SYNC 필드가 호스트의 제어 하에 삽입됩니다.
• 판독의 경우는, 호스트가 제공하는 데이터가 계속 됩니다.
• 이는 16비트 ISA 버스 마스터링과는 다릅니다.LPC 버스 마스터링은 메모리 전송을 실행할 때 32비트 메모리 주소를 필요로 하고, ISA 스타일의 DMA 채널을 사용하지 않으며, 8, 16 또는 32비트 전송을 지원할 수 있습니다.한편 16비트 ISA 버스 마스터링은 메모리 전송을 실행할 때 24비트 메모리 주소를 필요로 합니다.-style DMA 채널로 32비트 ^[9]전송을 수행할 수 없습니다.

시작 = 1111

트랜잭션 중단

일반적으로 SYNC 필드 중 디바이스에 의한 오류에 응답하지만 호스트는 현재 트랜잭션이 종료될 때까지 기다리지 않고 LFRAME#를 낮게 구동함으로써 언제든지 현재 트랜잭션을 중단할 수 있습니다.최소 4사이클 동안 낮게 유지한 다음 특수 START 필드 값 1111을 사용하여 높게 반환해야 합니다.그러면 LPC 버스의 소프트리셋이 실행되고 LFRAME#을 다시 로우로 구동하여 다음 전송이 시작될 때까지 버스가 아이돌 상태로 유지됩니다.

START = 0101

TPM 로컬 액세스

최근의 Trusted Platform Module 사양에서는 I/O Read 사이클과 I/O Write ^[10]사이클을 기반으로 한 특별한 TPM-Read 사이클과 TPM-Write 사이클이 정의되어 있습니다.이러한 사이클에서는 이전에 예약된 값이 0101인 START 필드가 사용되며 주소 ^[10]필드에 16비트 메모리주소 오프셋이 배치됩니다.이러한 사이클은 TPM의 인접 ^[10]기능을 사용할 때 사용됩니다.

지원되는 주변기기

LPC 버스 사양에서는 접속할 수 있는 주변기기의 종류를 제한하고 있습니다.슈퍼 I/O 디바이스, 비휘발성 BIOS 메모리, 펌웨어 허브, 임베디드 컨트롤러 등 디바이스 클래스에 속하는 디바이스만 허용합니다.또한 각 클래스는 각 ^[4]클래스에 허용되는 버스 사이클을 제한합니다.

슈퍼 I/O 디바이스와 오디오 디바이스는 I/O 사이클, ISA 스타일의 서드파티 DMA 사이클, 버스 마스터 사이클을 생성할 수 있습니다.비휘발성 BIOS 메모리나 LPC 플래시 디바이스등의 범용 애플리케이션 메모리 디바이스에서는, 메모리 사이클을 받아들일 수 있습니다.펌웨어 허브는 펌웨어 메모리 사이클을 받아들일 수 있습니다.임베디드 컨트롤러는 I/O 사이클을 받아들여 버스 마스터 사이클을 생성할 수 있습니다.이러한 클래스에 유용하지 않다고 간주된 일부 ISA 사이클은 제거되었다.여기에는 호스트 시작 2바이트 메모리 주기 및 호스트 시작 2바이트 I/O 주기가 포함됩니다.이러한 삭제된 전송 유형은 호스트가 ISA 버스를 통해 시작할 수 있지만 LPC 버스에서는 시작할 수 없습니다.호스트는 2바이트 사이클을 2개의 1바이트 사이클로 분할하여 시뮬레이트해야 합니다.원래 8비트 ISA 버스는 16비트 사이클을 분할해야 했기 때문에 ISA 버스도 비슷한 개념입니다.따라서 16비트 ISA 버스는 16비트 메모리 또는 I/O 사이클의 대상이 되는 ISA 디바이스가 ^[9]ISA 사이클 스플리터의 도움 없이 요청된 16비트 전송을 받아들일 수 있다는 신호를 버스에 알리지 않는 한 8비트 ISA 주변기기를 위해 16비트 사이클을 8비트 사이클로 자동 분할합니다.ISA 스타일의 버스 마스터링은 LPC 버스에서 ISA 스타일의 DMA 컨트롤러에 전혀 의존하지 않는 버스 마스터링 프로토콜로 대체되었습니다.이는 디바이스가 어떤 DMA 채널에서 시작할 수 있는 버스 마스터 사이클 유형에 대한 ISA의 제한을 제거하기 위해 수행되었습니다.LPC에 의해 ISA에서 상속된 ISA 스타일의 버스 사이클은 1바이트의 호스트 시작 I/O 버스 사이클, 1바이트의 호스트 시작 메모리 사이클 및 1바이트 또는 2바이트의 호스트 시작 ISA 스타일의 DMA ^[4]사이클입니다.

그러나 일부 비ISA 버스 사이클이 추가되었습니다.펌웨어 허브 외에 디바이스의 성능을 향상시키기 위해 추가된 사이클에는 LPC 스타일의 1, 2, 4 바이트 버스 마스터 메모리 사이클, 1 바이트, 2 바이트 및 4 바이트 버스 마스터 I/O 사이클 및 32 비트 서드 파티의 DMA 전송이 가능한 것을 제외하고 ISA 스타일의 서드 파티 DMA의 모든 제한에 준거한32 비트 DMA가 포함됩니다.s. 기존 ISA 스타일 DMA를 사용할 수 있는 모든 장치에서도 이 32비트 ISA 스타일 DMA를 사용할 수 있습니다.호스트는 32비트 ISA 스타일의 DMA 사이클을 시작할 수 있지만 주변기기는 버스 마스터 사이클을 시작할 수 있습니다.펌웨어 허브는 펌웨어 주소와 일반 메모리 매핑 I/O 주소가 경합 없이 중복될 수 있도록 펌웨어 허브 전용으로 설계된 펌웨어 사이클을 소비했습니다.펌웨어 메모리의 판독치는, 동시에 1, 2, 4, 16, 또는 128 바이트를 읽어낼 수 있습니다.펌웨어 메모리의 기입은,^[4] 1바이트, 2바이트, 또는 4바이트를 동시에 쓸 수 있습니다.

「 」를 참조해 주세요.

• 인터페이스 비트레이트 리스트
• 레거시 플러그 앤 플레이
• 옵션 ROM
• 시리얼 페리페럴인터페이스
• 시리얼 페리페럴 인터페이스 버스™LPC 버스의 후속 모델인 인텔 확장 시리얼 페리페럴 인터페이스 버스(eSPI).

레퍼런스

외부 링크

• LPC 버스에 사용되는 PCI 시스템의 시리얼 IRQ 지원
• 오픈소스 LPC 호스트 및 주변기기 코어