Compute Express 링크

Compute Express Link
Compute Express 링크
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생성된 연도2019년, 3년 전(2019년)
No. 디바이스의4096
스피드전이중
1.x, 2.0 (32 GT/s):
  • 3.938 GB/s (×1)
  • 63.015 GB/s (×16)

3.0 (64 GT/s):
  • 7.563 GB/s (×1)
  • 121.0 GB/s (×16)
스타일.시리얼
웹 사이트www.computeexpresslink.org

Compute Express Link(CXL)는 고속 중앙처리장치(CPU)에서 디바이스 및 CPU에서 메모리로의 접속을 위한 오픈 스탠다드로 고성능 데이터센터 [1][2][3][4]컴퓨터용으로 설계되었습니다.CXL은 PCI Express(PCIe) 물리 인터페이스와 전기 인터페이스를 기반으로 구축되었으며 PCIe 기반 블록 입출력 프로토콜(CXL.io)과 시스템 메모리(CXL.cache) 및 디바이스 메모리(CXL.mem)에 액세스하기 위한 새로운 캐시 스위칭 프로토콜이 포함되어 있습니다.

역사

이 표준은 주로 인텔에 의해 개발되었습니다.CXL 컨소시엄은 알리바바 그룹, 시스코, Dell EMC, 페이스북, 구글, 휴렛패커드 엔터프라이즈(HPE), 화웨이, 인텔,[5][6] 마이크로소프트 등이 2019년 [7]3월 설립해 공식 출범했다.2022년 1월 현재 AMD, NVidia, Samsung 및 Xilinx가 이사회에 참여하고 있으며, ARM, Broadcom, Ericson, IBM, Keyight, Kioxia, Marvell, Mellanox, Microchip, Microchip, Oracle, Qualcomm, Rambus, Renesas, Synys, Systate, Synops가 이사회에 참여하고 있습니다.업계 파트너로는 PCI-SIG,[10] Gen-Z,[11] SNIA [12]및 DMTF가 [13]있습니다.

2020년 4월 2일 Compute Express Link와 Gen-Z Consortium은 두 [14][15]기술 간의 상호 운용성을 구현할 계획을 발표했으며 초기 결과는 2021년 [16]1월에 제시되었습니다.2021년 11월 10일 Gen-Z 사양과 자산이 CXL로 이전되어 향후 단일 [17]산업 표준 개발에 주력하고 있습니다.이 발표 당시 Gen-Z 회원의 70%가 이미 [18]CXL 컨소시엄에 가입했다.

8월 1일 2022일, OpenCAPI 사양과 자산이 항공 Consortium,[19][20]지금 OpenCAPI(IBM), Gen-Z(HPE), 그리고 CCIX(자일링스)개방형 표준, 및 재산 인피니 밴드/RoCE(Mellanox), 인피니티 조직(AMD), Omni-Path과 QuickPath/Ultra를 비롯한 메모리 일관성 있는 배선 기술 뒤에 기업들을 포함한다로 이관되었다. 경로(에서Tel) 및 NVLink/NVSwitch([21]Nvidia) 프로토콜입니다.

사양

2019년 3월 11일 PCIe 5.0 기반의 CXL 사양 1.0이 [6]출시되었습니다.이를 통해 호스트 CPU는 캐시 일관성 프로토콜을 사용하여 가속기 장치의 공유 메모리에 액세스할 수 있습니다.CXL 사양 1.1은 2019년 6월에 출시되었습니다.

2020년 11월 10일 CXL 사양 2.0이 출시되었습니다.새로운 버전에서는 CXL 스위칭 지원이 추가되어 여러 CXL 1.x 및 2.0 디바이스를 CXL 2.0 호스트 프로세서에 연결하거나 분산 공유 메모리 및 세분화된 스토리지 구성으로 각 디바이스를 여러 호스트 프로세서에 풀링할 수 있습니다.또, 디바이스의 정합성과 데이터 [22]암호화도 실장됩니다.CXL 2.0은 PCIe 5.0 PHY를 계속 사용하기 때문에 CXL 1.x보다 대역폭은 증가하지 않습니다.

2022년 8월 2일, PCIe 6.0 물리 인터페이스와 2배의 대역폭을 갖춘 PAM-4 코딩을 기반으로 한 CXL 사양 3.0이 출시되었습니다.새로운 기능에는 멀티 레벨 스위칭과 포트당 여러 디바이스 타입을 갖춘 패브릭 기능, 피어 투 피어 DMA 및 [23][24]메모리 공유와의 일관성 강화 등이 있습니다.

실장

2019년 4월 2일 인텔은 CXL을 [25]탑재한 Agilex FPGA 패밀리를 발표했습니다.

2021년 5월 11일 삼성은 128GByte DDR5 기반 메모리 확장 모듈을 발표했습니다.이 모듈은 데이터센터 및 차세대 PC에서 [26]사용할 수 있는 고성능과 함께 테라바이트급 메모리 확장을 가능하게 합니다.전용 메모리 컨트롤러를 기반으로 한 업데이트된 512GByte 버전이 2022년 [27]5월 10일에 출시되었습니다.

2021년에는 인텔 사파이어 래피즈 프로세서와[28] AMD Zen 4 EPYC "Genoa" 및 "Bergamo" 프로세서의 [29]CXL 1.1 지원이 발표되었습니다.

CXL 디바이스는 SC21 컨퍼런스에서 인텔,[30] Astera, Rambus, Synopsys, Samsung,[31][32][33] Teledyne LeCroy 등에 의해 공개되었습니다.

프로토콜

CXL 표준에서는, 다음의 3개의 [34][22]다른 프로토콜을 정의하고 있습니다.

  • CXL.io - PCIe 5.0을 기반으로 몇 가지 기능이 강화되어 구성, 링크 초기화 및 관리, 디바이스 검출 및 열거, 인터럽트, DMA 및 비표준 로드/스토어를 사용한 등록 I/O액세스가 제공됩니다.
  • CXL.cache - 페리페럴 디바이스가 낮은 레이텐시 요구/응답 인터페이스를 통해 호스트 CPU 메모리에 일관성 있게 액세스하여 캐시할 수 있습니다.
  • CXL.mem: 호스트 CPU는 volatile(RAM; 휘발성) 스토리지와 영속적인 비휘발성(플래시 메모리) 스토리지 모두에 대해 load/store 명령을 사용하여 캐시된 디바이스 메모리에 일관성 있게 액세스할 수 있습니다.

CXL.cache 및 CXL.mem 프로토콜은 CXL.io 프로토콜 링크 및 트랜잭션 계층과는 별개의 공통 링크/트랜잭션 계층과 함께 작동합니다.이러한 프로토콜/레이어는 4개의 16바이트 데이터 '슬롯' 및 2바이트 순환 용장성(CRC)[34] 값으로 구성된 고정 폭 528비트(66바이트) Flow Control Unit(FLIT) 블록을 사용하여 표준 PCIe 5.0 PHY를 통해 전송되기 전에 ARB/MUX(Arbitration and Multiplexing) 블록에 의해 함께 다중화됩니다.CXL FLIT는 PCIe 표준 Transaction Layer Packet(TLP; 트랜잭션층 패킷) 및 Data Link Layer Packet(DLLP; 데이터 링크층 패킷) 데이터를 가변 프레임사이즈 [35][36]포맷으로 캡슐화합니다.

CXL 3.0에서는 PAM-4 전송 모드로 256바이트의 FLIT가 도입되었습니다.

디바이스 타입

CXL은 다음 3가지 주요 디바이스 [22]유형을 지원하도록 설계되어 있습니다.

  • 타입 1(CXL.io 및 CXL.cache)– 로컬 메모리가 없는 전용 액셀러레이터(스마트 NIC 등)디바이스는 호스트 CPU 메모리에 대한 일관된 액세스에 의존합니다.
  • 타입 2(CXL.io, CXL.cache 및 CXL.mem)– 고성능 GDDR 또는 HBM 로컬 메모리를 갖춘 범용 액셀러레이터(GPU, ASIC 또는 FPGA)디바이스는 호스트 CPU의 메모리에 일관성 있게 액세스하거나 호스트 CPU에서 디바이스 로컬 메모리에 일관성 있는 액세스 또는 일관되지 않은 액세스를 제공할 수 있습니다.
  • 타입 3(CXL.io 및 CXL.mem)– 메모리 확장 보드 및 스토리지 클래스 메모리디바이스는 호스트 CPU에 로컬 DRAM 또는 비휘발성 스토리지에 대한 낮은 레이텐시 액세스를 제공합니다.

타입 2 디바이스는 디바이스 드라이버에 의해 관리되는2개의 메모리코히렌스 모드를 실장합니다.디바이스 바이어스 모드에서는 디바이스가 로컬 메모리에 직접 액세스하고 CPU에 의해 캐시가 수행되지 않습니다.호스트 바이어스 모드에서는 호스트 CPU의 캐시 컨트롤러가 디바이스 메모리에 대한 모든 액세스를 처리합니다.일관성 모드는 4KB 페이지마다 개별적으로 설정할 수 있으며 타입 2 디바이스의 로컬메모리의 변환 테이블에 저장됩니다.다른 CPU 간 메모리 일관성 프로토콜과 달리 이 배열에서는 캐시 에이전트를 구현하는 데 호스트 CPU 메모리 컨트롤러만 필요합니다. 이러한 비대칭 방식은 구현 복잡성을 줄이고 지연 [34]시간을 줄입니다.

CXL 2.0에서는 트리 기반 디바이스 패브릭에서의 스위칭 지원이 추가되어 PCIe, CXL 1.1 및 CXL 2.0 디바이스는 여러 [37]호스트에서 관리할 수 있는 싱글 및 멀티 로직 디바이스의 가상 계층을 형성할 수 있습니다.

CXL 3.0은 바이어스모드를 확장 일관성 시멘틱으로 대체하여 디바이스가 로컬메모리에 변경을 가했을 때 타입2 및 타입3 디바이스가 호스트캐시 내의 데이터를 무효화할 수 있도록 합니다.또한 향상된 일관성은 동일한 일관성 도메인에 있는 디바이스의 가상 계층 내에서 피어 투 피어 전송을 구현하는 데 도움이 됩니다.또, 각 디바이스에 개별의 세그먼트([38]segment)가 할당되어 있던 메모리 풀링과는 달리, 복수의 디바이스간에 같은 메모리 세그먼트의 메모리 공유도 서포트하고 있습니다.

CXL 3.0에서는 각 CXL 루트 포트마다 여러 타입1 및 타입2 디바이스를 사용할 수 있습니다.또한 멀티 레벨스위칭이 추가되어 메쉬, 링, 스플라인/리프 등의 트리 이외의 토폴로지를 가진 디바이스 패브릭을 구현할 수 있습니다.각 노드는 호스트 또는 모든 유형의 디바이스가 될 수 있습니다.타입 3 디바이스는 Global Fabric Attached Memory(GFAM; 글로벌패브릭 접속 메모리) 모드를 실장할 수 있습니다.이 모드에서는 호스트 직접 접속 없이 메모리 디바이스를 스위치노드에 접속할 수 있습니다.디바이스 및 호스트는 최대 4,096개의 [38]노드를 지원하는 Port Based Routing(PBR; 포트 기반 라우팅) 어드레싱 메커니즘을 사용합니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ "ABOUT CXL". Compute Express Link. Retrieved 2019-08-09.
  2. ^ "Synopsys Delivers Industry's First Compute Express Link (CXL) IP Solution for Breakthrough Performance in Data-Intensive SoCs". finance.yahoo.com. Yahoo! Finance. Retrieved 2019-11-09.
  3. ^ "A Milestone in Moving Data". Intel Newsroom. Intel. Retrieved 2019-11-09.
  4. ^ "Compute Express Link Consortium (CXL) Officially Incorporates; Announces Expanded Board of Directors". www.businesswire.com. Business Wire. 2019-09-17. Retrieved 2019-11-09.
  5. ^ Comment, Will Calvert. "Intel, Google and others join forces for CXL interconnect". www.datacenterdynamics.com.
  6. ^ a b Cutress, Ian. "CXL Specification 1.0 Released: New Industry High-Speed Interconnect From Intel". Anandtech. Retrieved 2019-08-09.
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  14. ^ "CXL Consortium and Gen-Z Consortium Announce MOU Agreement" (PDF). Beaverton, Oregon. April 2, 2020. Retrieved September 25, 2020.
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  20. ^ CXL 컨소시엄 및 OpenCAPI 컨소시엄 CXL로의 OpenCAPI 규격 이전 의향서 서명
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  23. ^ "Compute Express Link (CXL) 3.0 Announced: Doubled Speeds and Flexible Fabrics".
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