시온파이

Xeon Phi
ATI Xenos 또는 제논과 혼동하지 마십시오.
시온파이
Intel Xeon Phi 5100.jpg
일반 정보
개시.2010
단종2020년[1]
성능
최대 CPU 클럭 속도1.053GHz~1.7GHz
캐시
L1 캐시코어당 32KB
L2 캐시코어당 512KB
아키텍처 및 분류
테크놀로지 노드22 nm 트랜지스터(트리게이트)~14 nm 트랜지스터(트리게이트)
아키텍처x86-64
명령 집합x86-64
내선번호
물리 사양
코어
    • 57-61 (X100 시리즈)
    • 64-72(x200 시리즈)
소켓
모델
역사
후계자시에라 포레스트

Xeon[2] Phi는 인텔이 설계 및 제조한 x86 manycore 프로세서 시리즈입니다.슈퍼컴퓨터, 서버 및 하이엔드 워크스테이션에서 사용하기 위한 것입니다.이 아키텍처는 OpenMP와 [3][4]같은 표준 프로그래밍 언어와 애플리케이션 프로그래밍 인터페이스(API)를 사용할 수 있게 했습니다.

Xeon Phi는 2010년에 출시되었습니다.2009년에 [6]취소된 인텔의 이전[5] GPU 설계(코드명 「래비」)에 근거하고 있었기 때문에, GPU와 애플리케이션 영역을 공유했습니다.Xeon Phi와 Nvidia Tesla와 같은 GPGPU의 주요 차이점은 Xeon Phi는 x86 호환 코어를 탑재하여 원래 표준 x86 CPU를 대상으로 한 소프트웨어를 적은 수정으로 실행할 수 있다는 것입니다.

처음에는 PCIe 기반 애드온 카드의 형태로 2013년 [7]6월에 코드네임 나이츠 랜딩이라는 2세대 제품이 발표되었습니다.이러한 2세대 칩은 단순한 애드인 카드가 아닌 독립형 CPU로 사용될 수 있습니다.

Tianhe-2 슈퍼컴퓨터는 Xeon Phi 프로세서를 사용한다.

2013년 6월, 광저우의 국립 슈퍼 컴퓨터 센터(NSCC-GZ)의 Tianhe-2 슈퍼 컴퓨터가 세계에서 가장 빠른 슈퍼 컴퓨터(2018년 6월 현재, 4위[9])로 발표되었습니다[8].인텔 Xeon Phi 코프로세서와 Ivy Bridge-EP Xeon 프로세서를 사용하여 33.86페타플롭스를 [10]달성했습니다.

Xeon Phi 제품 라인은 Nvidia의 Tesla 및 AMD Radeon Instent 제품 라인과 직접 경쟁했습니다.수요 부족과 인텔의 10nm [11]노드 문제로 단종됐다.

역사

코드명 테크놀로지 평.
기사단 페리 45 nm PCIe 카드로 제공, Larrabee 프로젝트에서 파생
나이트 코너 22 nm P54C에서 파생된 벡터 처리 장치, Xeon Phi로 발표된 첫 번째 장치
나이트 랜딩 14 nm Silvermont/Airmont (Intel Atom)[12]에서 파생, AVX-512
나이츠 밀 14 nm 나이트 랜딩과 거의 동일하지만 딥 러닝에 최적화되어 있다
나이츠 힐 10 nm 취소된
Xeon Phi 코프로세서 라인업.왼쪽부터 기사단 페리, 기사단 코너, 기사단 상륙.

배경

Larrabee 마이크로아키텍처(2006년부터 개발[13])는 x86 아키텍처 기반의 프로세서 설계에 매우 넓은(512비트) SIMD 유닛을 도입하여 링 버스를 통해 메모리에 연결된 캐시 코히런트 멀티프로세서 시스템으로 확장하였습니다.각 코어는 4방향 멀티스레딩을 지원합니다.GPU 및 범용 컴퓨팅을 위한 설계이기 때문에 Larrabee 칩에는 텍스처 [14][15]샘플링을 위한 전용 하드웨어도 포함되어 있습니다.Larrabee 연구 프로젝트에서 직접 소매 GPU 제품을 생산하는 프로젝트는 2010년 [16]5월에 종료되었습니다.

현대의 또 다른 인텔 연구 프로젝트는 many-multicore 프로세서에서 x86아키텍처 구현은'Single-chip 클라우드 컴퓨터의(프로토 타입 2009[17]을 소개했다), 설계 시 여러 독립적인 중심부를 가지고는 하나의 칩에 클라우드 컴퓨팅 컴퓨터 datacentre를 모방함:프로토 타입 설계 칩당 하드웨어 지원과 함께 48코어 포함했다.위해서코어의 주파수와 전압을 선택적으로 제어하여 에너지 효율을 극대화하고 칩 간 메시징을 위한 메시 네트워크를 통합했습니다.이 설계에는 캐시 일관성이 결여되어 있으며, 설계를 더 많은 [18]코어로 확장할 수 있는 원리에 초점을 맞췄습니다.

Teraflops Research Chip (2007년 프로토타입 공개[19])는 x86 [20]아키텍처가 아닌 96비트 VLIW 아키텍처를 구현하는 코어당 2개의 부동소수점 유닛을 갖춘 실험용 80코어 칩입니다.이 프로젝트는 코어 간 통신 방법, 칩당 전력 관리를 조사하여 62 W의 [21][22]전력을 소비하는 3.16 GHz에서 1.01 TFLOPS를 달성했습니다.

기사단 페리

인텔의 많은 통합 코어(MIC) 시제품 보드(코드네임 오브리 섬)가 2010년 5월 31일에 발표되었습니다.이 제품은 Larrabee 프로젝트 및 싱글 칩 클라우드 [23][24]컴퓨터를 포함한 기타 인텔 연구의 파생 제품이라고 명시되어 있습니다.

이 개발 제품은 최대 1.2GHz의 32개의 순차 코어와 코어당 4개의 스레드, 2GB GDDR5 메모리 및 8MB의 일관성 있는 [25]L2 캐시(32KB L1 캐시가 있는 코어당 256KB)를 갖춘 PCIe 카드로 제공되었으며, 45nm [26]프로세스에서 구축된 최대 300W의 [25]전력 요건이 충족되었습니다.Oubrey Isl 코어에서는 1,024비트 링 버스(512비트 양방향)가 프로세서를 메인 [27]메모리에 연결합니다.싱글보드 퍼포먼스는 750GFLOPS를 [26]넘었습니다.프로토타입 보드는 단정도 부동소수점 [28]명령만 지원합니다.

초기 개발업체에는 CERN, 한국과학기술정보연구원(KISTI) 및 라이프니츠 슈퍼컴퓨팅 센터가 포함되었습니다.시제품 보드의 하드웨어 벤더에는 IBM, SGI, HP, 델 [29]등이 포함되어 있습니다.

나이트 코너

나이츠 코너 제품 라인은 22 nm 공정 크기로 제조되며 칩당 50개 이상의 코어를 가진 인텔의 Tri-gate 기술을 사용하여 인텔 최초의 다코어 상용 제품입니다.[23][26]

2011년 6월, SGI는 인텔과의 파트너십을 발표해, 하이 퍼포먼스 컴퓨팅 [30]제품에 MIC 아키텍처를 채용했습니다.2011년 9월, Texas Advanced Computing Center(TACC)는 10페타 FLOPS "Stampede" 슈퍼컴퓨터에 나이츠 코너 카드를 사용하여 8페타 FLOPS의 컴퓨팅 [31]파워를 제공한다고 발표했습니다.「Stampede: A Comprehensive Petascale Computing Environment」에 의하면, 「2세대 인텔(Knights Landing) MIC 가 발매되면 추가되어 Stampede의 합계 최고 퍼포먼스가 15 [32]PetaFLOPS 이상으로 향상합니다.

2011년 11월 15일, 인텔은 나이츠 코너 [33][34]프로세서의 초기 실리콘 버전을 공개했습니다.

2012년 6월 5일, 인텔은 나이츠 [35]코너에 관한 오픈 소스 소프트웨어와 문서를 발표했습니다.

2012년 6월 18일 인텔은 2012 Hamburg International Supercomputing Conference에서 Xeon Phi가 자사의 Many Integrated Core [2][36][37][38][39][40][41]아키텍처를 기반으로 모든 제품에 사용되는 브랜드명이 될 것이라고 발표했습니다.2012년 6월, Cray는 22 nm의 'Knight's Corner' 칩('Xeon Phi'라는 브랜드)을 'Cascade'[42][43] 시스템의 공동 프로세서로 제공할 것이라고 발표했습니다.

2012년 6월 ScaleMP는 Xeon Phi를 투과적인 프로세서 확장으로 사용할 수 있는 가상화 업데이트를 발표했습니다.이를 통해 레거시 MMX/SSE 코드를 코드 [44]변경 없이 실행할 수 있습니다.인텔 Xeon Phi 코어의 중요한 컴포넌트는 벡터 프로세싱 유닛(VPU)[45]입니다.VPU에는 새로운 512비트 SIMD 명령어 세트가 탑재되어 있습니다.이 명령어 세트는 공식적으로 인텔 초기 다수 코어 명령어(Intel IMCI)로 알려져 있습니다.따라서 VPU는 사이클당 16개의 Single Precision(SP; 단정도) 또는 8개의 Double Precision(DP; 배정도) 연산을 실행할 수 있습니다.VPU는 Fused Multi-Add(FMA) 명령도 지원하므로 사이클당 32개의 SP 또는 16DP 부동소수점 동작을 실행할 수 있습니다.또한 정수를 지원합니다.VPU에는 역수, 제곱근, 로그 등의 연산을 실행할 수 있는 Extended Math Unit(EMU; 확장 연산 유닛)도 탑재되어 있기 때문에 이러한 연산을 고대역폭으로 벡터 방식으로 실행할 수 있습니다.EMU는 이러한 함수의 다항식 근사치를 계산하여 작동합니다.

2012년 11월 12일, 인텔은 22 nm 프로세스 사이즈를 사용하는 Xeon Phi 코프로세서 패밀리 Xeon Phi 3100과 Xeon Phi 5110P를 [46][47][48]발표했습니다.Xeon Phi 3100은 300 [46][47][48]W에서 240 GB/s 메모리 대역폭으로 2 테라플롭스 이상의 배정도 부동소수점 명령을 지원할 수 있습니다.Xeon Phi 5110P는 225 [46][47][48]W에서 320 GB/s 메모리 대역폭을 가진 1.01 테라플롭스 배정도 부동소수점 명령을 지원합니다.Xeon Phi 7120P는 300 W에서 352 GB/s 메모리 대역폭으로 1.2 테라플롭스 배정도 부동소수점 명령을 사용할 수 있습니다.

2013년 6월 17일, Tianhe-2 슈퍼컴퓨터는 TOP500에 의해 세계에서[8] 가장 빠른 슈퍼컴퓨터로 발표되었습니다.Tianhe-2는 인텔 Ivy Bridge Xeon 및 Xeon Phi 프로세서를 사용하여 33.86페타플롭스를 달성했습니다.이는 2015년 11월에 마지막으로 2년 반 동안 가장 빠른 기록이었다.[49]

설계 및 프로그래밍

나이츠 코너의 코어는 오리지널 [50]Pentium에서 사용된 P54C 디자인의 수정 버전을 기반으로 합니다.인텔 MIC 아키텍처의 기본은 기존 병렬화 소프트웨어 [26]툴을 사용할 수 있는 x86 호환 멀티프로세서 아키텍처를 구축함으로써 x86 레거시를 활용하는 것입니다.프로그래밍 툴에는 OpenMP,[51] OpenCL,[52] Cilk/Cilk Plus 및 인텔의 Fortran,[54] C++[53] 및 수학 라이브러리의 특수 버전이 있습니다.

Larrabee 프로젝트에서 상속된 설계 요소에는 x86 ISA, 코어당 4-way SMT, 512비트 SIMD 유닛, 32KB L1 명령 캐시, 32KB L1 데이터 캐시, 일관성 있는 L2 캐시(코어당[55] 512KB), 프로세서 및 메모리 초광폭 링 버스 연결 등이 있습니다.

나이츠 코너 512비트 SIMD 명령어는 AVX-512 확장 기능과 많은 고유 기능을 공유합니다.명령어 세트의 설명서는 [56][57][58][59]KNC라는 확장명으로 인텔로부터 입수할 수 있습니다.

Xeon Phi 모델
X100 시리즈
이름. 시리얼 코드 코어
(4x 코어에서의 스레드)
 클럭(MHz) L2
캐시		 GDDR5 ECC 메모리 피크 DP
컴퓨팅
(GFLOPS)		 TDP
(W)		 냉각
시스템.		 폼 팩터 방출된
기초 터보 양 채널 BW
GB/초
Xeon Phi 3110X[60] SE3110X 061 (244) 1053 - 30.5 MB 06 GB 12 240 1028 300 베어보드 PCIe 2.0 x16 카드 2012년 11월
08 GB 16 320
Xeon Phi 3120A[61] SC3120A 057 (228) 1100 - 28.5 MB 06 GB 12 240 1003 300 팬/히트 싱크 2013년 6월 17일
Xeon Phi 3120P [62] SC3120P 057 (228) 1100 - 28.5 MB 06 GB 12 240 1003 300 패시브 히트 싱크 2013년 6월 17일
Xeon Phi 31S1P[63] BC31S1P 057 (228) 1100 - 28.5 MB 08 GB 16 320 1003 270 패시브 히트 싱크 2013년 6월 17일
Xeon Phi 5110P[64] SC5110P 060(240) 1053 - 30.0 MB 08 GB 16 320 1011 225 패시브 히트 싱크 2012년 11월 12일
Xeon Phi 5120D[65] SC5120D 060(240) 1053 - 30.0 MB 08 GB 16 352 1011 245 베어보드 SFF 230 핀카드 2013년 6월 17일
BC5120D
Xeon Phi SE10P[66] SE10P 061 (244) 1100 - 30.5 MB 08 GB 16 352 1074 300 패시브 히트 싱크 PCIe 2.0 x16 카드 2012년 11월 12일
Xeon Phi SE10X[67] SE10X 061 (244) 1100 - 30.5 MB 08 GB 16 352 1074 300 베어보드 2012년 11월 12일
Xeon Phi 7110P[68] SC7110P 061 (244) 1100 1250 30.5 MB 16 GB 16 352 1220 300 패시브 히트 싱크 ???
Xeon Phi 7110X[69] SC7110X 061 (244) 1250 ??? 30.5 MB 16 GB 16 352 1220 300 베어보드 ???
Xeon Phi 7120A[70] SC7120A 061 (244) 1238 1333 30.5 MB 16 GB 16 352 1208 300 팬/히트 싱크 2014년 4월 6일
Xeon Phi 7120D[71] SC7120D 061 (244) 1238 1333 30.5 MB 16 GB 16 352 1208 270 베어보드 SFF 230 핀카드 2014년 3월 ?일
Xeon Phi 7120P[72] SC7120P 061 (244) 1238 1333 30.5 MB 16 GB 16 352 1208 300 패시브 히트 싱크 PCIe 2.0 x16 카드 2013년 6월 17일
Xeon Phi 7120X[73] SC7120X 061 (244) 1238 1333 30.5 MB 16 GB 16 352 1208 300 베어보드 2013년 6월 17일

나이트 랜딩

인텔 Xeon Phi 나이츠 랜딩 프로세서
같은 프로세서, 디디드
다이샷

인텔의 [32]2세대 MIC 아키텍처 제품의 코드명.인텔은 2013년 [10]6월 17일 2세대 인텔 Xeon Phi 제품의 세부사항을 공식적으로 발표했습니다.인텔은 차세대 인텔 MIC 아키텍처 기반의 제품이 코프로세서 또는 호스트 프로세서(CPU)로서 2가지 형태로 제공되며 인텔의 14 nm 프로세스 테크놀로지를 사용하여 제조될 것이라고 밝혔습니다.나이츠 랜딩 제품에는 내장 온패키지 메모리가 포함되어 있어 메모리 대역폭이 대폭 향상됩니다.

Knights Landing은 최대 72개의 Airmont(Atom) 코어와 [74][75]코어당 4개의 스레드를 탑재하여 최대 384GB의[76] "원거리" DDR4 2133 RAM 및 8~16GB의 "근처" 스택형 3D MCDRAM을 지원합니다.Hybrid Memory Cube 버전입니다.각 코어는 2개의 512비트 벡터 유닛을 갖추고 있으며 AVX-512 SIMD 명령, 특히 인텔 AVX-512 컨플릭트 검출 명령 (AVX-512 CD), 인텔 AVX-512 CD 및 상호 지수화를 지원합니다.IMCI 지원은 AVX-512를 위해 삭제되었습니다.[77]

국립에너지연구과학컴퓨팅센터는 자사의 최신 슈퍼컴퓨팅 시스템 "Cori"의 단계 2가 나이츠 랜딩 Xeon Phi [78]코프로세서를 사용할 것이라고 발표했다.

2016년 6월 20일 인텔은 나이츠 랜딩 아키텍처를 기반으로 한 인텔 Xeon Phi 제품 패밀리 x200을 출시하여 기존 시뮬레이션 워크로드뿐만 아니라 머신 [79][80]러닝에도 적용할 수 있음을 강조하였습니다.출시 당시 발표된 모델 라인업에는 부팅 가능한 폼 팩터의 Xeon Phi만 포함되어 있었습니다.단, 표준 프로세서와 내장 인텔 Omni-Path 아키텍처 [81]패브릭을 탑재한 프로세서입니다.후자는 모델 번호의 접미사 F로 표시됩니다.통합 패브릭은 개별 고성능 네트워크 [79]카드보다 낮은 비용으로 더 높은 지연 시간을 제공할 것으로 예상됩니다.

2016년 11월 14일, 48번째 TOP500 목록에는 나이트 랜딩 [citation needed]플랫폼을 사용하는 10개의 시스템이 포함되어 있습니다.

PCIe 기반의 Knight's Landing 보조 프로세서 변형은 일반 시장에 제공되지 않았으며 2017년 [82]8월에 단종되었습니다.여기에는 7220A, 7240P 및 7220P 코프로세서 카드가 포함되어 있습니다.

인텔은 2018년 [83]여름에 나이츠 랜딩을 중단한다고 발표했다.

모델

모든 모델은 코어 1~2개만 실행해도 기본 주파수에 200MHz를 추가하여 최고 속도로 가속할 수 있습니다.3개에서 최대 코어 수까지 동작하는 경우 칩은 기본 주파수보다 100MHz만 높일 수 있습니다.모든 칩은 200MHz [84]감소된 주파수로 고AVX 코드를 실행합니다.

시온파이
7200 시리즈		 사양
번호		 코어
(나사)		 클럭(MHz) L2
캐시		 MCDRAM 메모리 DDR4 메모리 피크 DP
컴퓨팅		 TDP
(W)		 소켓 발매일 부품 번호
기초 터보 양 BW 용량. BW
Xeon Phi 7210[85] SR2ME(B0) 64 (256) 1300 1500 32 MB 16 GB 400 GB 이상/초 384 GB 102.4 GB/s 2662
GPLOPS		 215 SVLCLGA3647 2016년 6월 20일 HJ8066702859300
SR2X4(B0)
Xeon Phi 7210F[86] SR2X5(B0) 230 HJ8066702975000
Xeon Phi 7230[87] SR2MF(B0) 215 HJ8066702859400
SR2X3(B0)
Xeon Phi 7230F[88] SR2X2(B0) 230 HJ8066702269002
Xeon Phi 7250[89] SR2MD(B0) 68 (272) 1400 1600 34 MB 3046
GPLOPS[90] 		215 HJ8066702859200
SR2X1(B0)
Xeon Phi 7250F[91] SR2X0(B0) 230 HJ8066702268900
Xeon Phi 7290[92] SR2WY(B0) 72 (288) 1500 1700 36 MB 3456
GPLOPS		 245 HJ8066702974700
Xeon Phi 7290F[93] SR2WZ(B0) 260 HJ8066702975200

나이츠 힐

나이츠 힐은 제3세대 MIC 아키텍처의 코드네임으로 인텔은 SC14에서 [94]첫 번째 세부사항을 발표했습니다.그것은 10 nm [95]공정으로 제조될 예정이었다.

나이츠 힐은 Argonne 국립 [96][97]연구소에 배치될 미국 에너지부의 Aurora 슈퍼컴퓨터에 사용될 것으로 예상되었습니다.그러나 Aurora는 기계 [98][99]학습에 초점을 맞춘 "고급 아키텍처"를 사용하는 것을 선호하여 지연되었습니다.

2017년 인텔은 Nights Hill이 미래의 Exascale 컴퓨팅을 가능하게 하기 위해 처음부터 구축된 또 다른 아키텍처를 위해 취소되었다고 발표했습니다.이 새로운 아키텍처는 2020-2021년에 [100][101]도입될 예정입니다.

나이츠 밀

나이츠 밀은 딥 러닝에 [102]특화된 Xeon Phi 제품의 인텔 코드네임으로 2017년 [103]12월에 처음 출시되었습니다.나이츠 밀은 나이츠 랜딩과 거의 동일한 사양으로 AVX-512 명령의 활용도를 높이기 위한 최적화 기능과 4방향 하이퍼스레딩을 지원합니다.단정도 부동소수점 및 가변정밀 부동소수점 성능은 2배 정밀도 부동소수점 성능을 희생하면서 향상되었습니다.

모델
시온파이
72x5 시리즈		 sSpec 번호 코어
(나사)		 클럭(MHz) L2
캐시		 MCDRAM 메모리 DDR4 메모리 피크 DP
컴퓨팅		 TDP
(W)		 소켓 발매일 부품 번호
기초 터보 양 BW 용량. BW
Xeon Phi 7235 SR3VF(A0) 64 (256) 1300 1400 32 MB 16 GB 400 GB 이상/초 384 GB 102.4 GB/s TBA 250 SVLCLGA3647 2017년 4분기 HJ8068303823900
Xeon Phi 7285 SR3VE(A0) 68 (272) 1300 1400 34 MB 115.2 GB/s TBA 250 HJ8068303823800
Xeon Phi 7295 SR3VD(A0) 72 (288) 1500 1600 36 MB 115.2 GB/s TBA 320 HJ8068303823700

프로그래밍

Xeon Phi로 고성능을 달성하려면 여전히 프로그래머의 도움이 필요하며 기존 프로그래밍 모델의 컴파일러에만 의존하는 것은 여전히 현실과 동떨어진다고 저자들이 주장하는 성능 및 프로그래머빌리티 연구가 [104]연구자들에 의해 수행되었습니다.그러나 생명과학 [105]및 딥러닝과[106] 같은 다양한 분야의 연구는 Xeon Phi의 스레드와 SIMD 병렬성을 모두 활용하면 상당한 속도를 달성할 수 있다는 것을 보여주었다.

경쟁 제품

「 」를 참조해 주세요.

레퍼런스

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