NEC V60

NEC V60
NEC V60 / V70 / V80 / AFP
NEC V60 마이크로프로세서 다이샷
하단 중앙에 이름 "V60 D70616"
일반정보
런칭V60: 1986
V70: 1987
V80: 1989
AFP: 1989
공통 제조업체
성능
최대 CPU 클럭 속도V60: 16MHz
V70: 20/25MHz
V80: 25/33MHz
AFPP: 20MHz
자료폭V60: 16 (인트 32)
V70: 32
V80: 32
주소폭V60: 24(인트 32)
V70: 32
V80: 32
가상 주소 너비32[1] 선형
캐시
L1 캐시V80: 1K/1K
건축과 분류
어플임베디드 시스템,
미니 컴퓨터,
아케이드 게임
기술노드V60 : 1.5/1.2 μm
V70 : 1.5/1.2 μm
V80 : 0.8μm
AFPP : 1.2 μm
마이크로아키텍처"V60/V70", "V80"
명령어세트NEC V60-V80[1]
확장자
  • V80: 원자
명령어수V60/V70:119
V80:123
물리적 규격
트랜지스터
  • V60: 375K
    V70: 385K
    V80: 980K
    AFPP: 433K
코프로세서AFP(μPD72691)
패키지
제품, 모델, 변형 모델
제품코드명(들)
  • μPD70616R-16
  • μPD70615GD-16
  • μPD70632R-20
  • μPD70632R-25
  • μPD70632GD-20
  • μPD70832R-25
  • μPD70832R-33
  • μPD72691R-20
역사
이전 버전V20-V50
후임자V800 시리즈

NEC[1][2] V60은 1986년부터 NEC가 제조한 CISC 마이크로프로세서입니다.동일한 ISA(Instruction Set Architecture), 1987년 V70, 1989년 V80 및 AFPP를 통해 여러 개선된 버전이 소개되었습니다.현재 르네사스 일렉트로닉스에서 생산하고 있는 V800 제품군이 그 뒤를[3] 이었습니다.

V60 제품군에는 유닉스 기반 사용자 애플리케이션 중심[5] 시스템과 I-TRON 기반 하드웨어 제어 중심 임베디드 시스템 모두에 대한 부동 소수점[4] 장치(FPU) 및 메모리 관리 장치(MMU)와 실시간 운영 체제(RTOS) 지원이 포함되어 있습니다.이들은 FRM이라는 이름의 다중 cpu 잠금 단계 장애 허용 메커니즘에서 사용될 수 있습니다.개발 도구에는 Ada 인증 시스템 MV-4000과 ICE(In Circuit Emulator)가 포함되었습니다.

V60/V70/V80의 응용 프로그램은 회선 교환 전화 교환, 미니 컴퓨터, 항공 우주 안내 시스템,[6] 워드 프로세서, 산업용 컴퓨터, 다양한 아케이드 게임 등 광범위한 영역을 아우르고 있었습니다.

서론

NEC[2][1] V60은 1986년부터 NEC가 제조한 [8]CISC 프로세서입니다[7].일본에서 [9]상용화된 최초의 32비트 범용 마이크로프로세서였습니다.

이 시기의 [10][11][12][13][14]비교적 전통적인 디자인에 기반한 V60은 인텔 8086 [7]모델을 기반으로 한 NEC의 이전 16비트 V 시리즈 프로세서인 V20-V50에서 [15][1]: §10 근본적으로 벗어났습니다.

NEC의 문서에 따르면, 이러한 컴퓨터 아키텍처의 변화는 고급 프로그래밍 언어에 대한 증가하는 요구와 다양성 때문이라고 합니다.이러한 추세는 버스 폭을 32비트로 두 배로 늘림으로써 향상된 성능과 많은 수의 범용 [2][1]레지스터를 사용함으로써 더 큰 유연성을 갖춘 프로세서를 요구했습니다.이것은 RISC [16]칩의 공통적인 특징이었습니다.당시 CISC에서 RISC로의 전환은 신흥 시장에 많은 이점을 가져다 주는 것으로 보였습니다.

오늘날 RISC 칩은 일반적이며, 수십 년 동안 주류를 이루어온 Intel의 x86 및 80486과 같은 CISC 디자인은 내부적으로 마이크로 [17][18]아키텍처에 RISC 기능을 채택하고 있습니다.팻 겔싱어(Pat Gelsinger)에 따르면 기존 소프트웨어에 대한 이진 하위 호환성은 [19]ISA를 변경하는 것보다 더 중요합니다.

개요

명령어세트

V60(a.k.a.μPD70616)은 CISC [20]아키텍처를 유지했습니다.매뉴얼은 이들의 아키텍처를 "하이엔드 메인프레임과 슈퍼컴퓨터의 특징"으로 설명하고 있으며, 길이가 일정하지 않은 명령어를 포함하는 완전 직교 명령어 집합, 문자열 조작을 포함하는 메모리 대 메모리 연산, 복잡한 오퍼랜드 어드레싱 [1][2][16]방식을 포함하고 있습니다.

가족

V60은 내부적으로는 32비트 프로세서로 작동하며 외부적으로는 16비트 데이터와 24비트 주소인 버스를 제공합니다.또한 V60에는 32비트 범용 [1]: §1 레지스터가 32개 있습니다.기본 아키텍처는 여러 가지 변형으로 사용됩니다.1987년에 출시된 V70(μPD70632)은 32비트 외부 버스를 제공합니다.1989년에 출시된 V80(μPD70832)[21]은 분기 예측기인 온칩 캐시를 갖추고 복잡한 [22]작동을 위해 마이크로코드에 대한 의존도가 낮은 시리즈의 정점입니다.

소프트웨어

V60-V80 시리즈용으로 개발된 운영 체제는 일반적으로 실시간 운영을 지향합니다.유닉스 및 I-TRON의 [23][24]실시간 버전을 포함하여 여러 OS가 시리즈로 포팅되었습니다.

V60/V70은 다양한 일본 아케이드 게임에 사용되었기 때문에 MAME CPU [25]시뮬레이터에서 명령어 세트 아키텍처를 모방합니다.최신 오픈 소스 코드는 GitHub [26]저장소에서 사용할 수 있습니다.

FRM

세 개의 프로세서 모두 FRM(Functional Redundancy Monitoring) 동기식 다중 모듈식 잠금 단계 메커니즘을 갖추고 있어 내결함성 컴퓨터 시스템을 가능하게 합니다.동일한 모델의 여러 장치가 필요하며, 그 중 하나는 "마스터 모드"로 작동하고 다른 장치는 "체커 모드"로 마스터 장치를 청취합니다.둘 이상의 장치가 동시에 "고장 출력" 핀을 통해 서로 다른 결과를 출력하는 경우, 외부 회로에 의해 다수결 결정이 내려질 수 있습니다.또한 일치하지 않는 명령에 대한 복구 방법("재시도에 의한 롤백" 또는 "예외에 의한 롤포워드")을 외부 [27][28][1]: §11 [21][29][30]: §3–229, 266 핀을 통해 선택할 수 있습니다.

핀 이름 입출력 기능.
BMODE(FRM) 인풋 일반 버스(마스터) 모드 또는 FRM 작동(체커) 모드를 선택합니다.
블록(MSMAT) 산출량 버스 잠금을 요청하는 마스터 출력, 즉 버스 작동이 동결
불일치를 나타내는 검사기 출력
BFREZ 인풋 버스 운행 동결 주장
RT/EP 인풋 "재시도별 롤백" 또는 "예외별 롤포워드"에 대한 입력

V60

V60 프로세서에 대한 작업은 1982년 야노 [31]요이치(Yano Yoichi)의 주도하에 약 250명의 엔지니어들과 함께 시작되었으며,[32] 프로세서는 1986년 2월에 첫 선을 보였습니다.6단 파이프라인, 내장 메모리 관리 장치, 부동 소수점 연산 장치 등을 갖추고 있었습니다.1.5 μm 설계 규칙에 따라 2층 알루미늄 금속 CMOS 공정 기술을 사용하여 13.9 × 13.82 mm [8][33]다이에 375,000개의 트랜지스터를 구현했습니다.5V로 작동하며 처음에는 68핀 [34]PGA로 포장되었습니다.첫 번째 버전은 16 MHz에서 실행되었으며 3.5 [33]MIPS를 달성했습니다.출시 당시 샘플 가격은 100,000파운드(588.23달러)로 책정되었습니다.1986년 [33]8월부터 본격적인 생산에 들어갔습니다.

세가 모델 1 기반의 세가 버투아 레이싱
(외부 링크)

1990년대에 세가는 대부분의 아케이드 게임 세트에 이 프로세서를 사용했습니다. 세가 시스템 32와 세가 모델 1 아키텍처 모두 V60을 메인 CPU로 사용했습니다. (후자는 V20/V30 에뮬레이션과 FRM을 구현하지 않는 저렴한 μPD70615 변종을 [35]사용했습니다.)[36] V60은 SSV 아케이드 아키텍처에서도 메인 CPU로 사용되었습니다.세타, 새미, [37]비스코가 공동으로 개발했습니다.세가는 원래 16 MHz V60을 세가 새턴 콘솔의 기본으로 사용하는 것을 고려했지만, 플레이스테이션이 33.8 MHz MIPS R3000A 프로세서를 채용했다는 소식을 듣고 제작 [38]모델에 듀얼 SH-2 디자인을 선택했습니다.

1988년 NEC는 유닉스 애호가들을 위해 PS98-145-HMW라는[39] 키트를 출시했습니다.이 키트에는 PC-9800 컴퓨터 시리즈의 선택된 모델에 연결할 수 있는 V60 프로세서 보드와 15개의 8인치 플로피 디스크에 있는 유닉스 시스템 V 포트인 PC-UX/V Rel 2.0(V60) 배포판이 들어 있었습니다.이 키트의 소매가는 45만엔으로 [39]NEC 그룹사 자체에서 V60 프로세서를 집중적으로 사용했습니다.그들의 전화 회로 교환기(교환기)는 최초의 목표물 중 하나로 V60을 사용했습니다.1991년에는 V60을 사용하여 빠른 아웃라인 폰트 처리를 위해 V60을 사용한 Bungou Mini 시리즈 5SX, 7SX, 7SD로 워드 프로세서 제품군을 확장했으며 메인 시스템 프로세서는 16MHz NEC [40][41]V33이었습니다.또한 당시 [42][43][44]일본에서 가장 빨랐던 NEC의 MS-4100 미니컴퓨터 시리즈에는 V60 마이크로코드 변종이 사용되었습니다.

V70

V70 (μPD70632)GD-20), Jaleco Mega System 32 PWB에 장착된 QFP 포장

V70(μPD70632)은 외부 버스를 내부 버스와 동일한 32비트로 늘림으로써 V60에서 개선되었습니다.또한 2금속층 공정으로 1.5 μm로 제작되었습니다.14.35 × 14.242 mm 다이는 385,000개의 트랜지스터를 가지고 있으며 132핀 세라믹 PGA로 포장되었습니다.MMU는 수요 페이징을 지원했습니다.부동 소수점 장치는 IEEE 754를 [29]준수했습니다.20 MHz 버전은 6.6 MIPS의 최고 성능을 달성했으며 1987년 8월 출시 당시 가격은 100,000파운드(719.42달러)였습니다.초기 생산능력은 월 [45]2만대였습니다.나중에 나온 보고서에 따르면 12.23 × 12.322 mm [21]다이에 1.2 마이크로미터 CMOS로 제조되었다고 합니다.V70은 2사이클 비파이프라인(T1-T2) 외부 버스 시스템을 사용했으며 V60은 3사이클 또는 4사이클(T1-T3/T4)[21][2]로 작동했습니다.물론, 내부 장치는 파이프라인으로 되어 있었습니다.

V70은 Sega의 System[46] Multi 32에, Jaleco의 Mega System 32에 사용되었습니다. (후자 시스템의 인쇄회로기판에 장착된 V70의 사진 참조)[47]

Akatsuki 우주선(Venus Climate Orbiter)을 탑재한 H-IIA 17편의 이륙

JAXA는 I-TRON RX616 운영체제를 탑재한 V70의 변형을 아카츠키(비너스 기후 궤도선)와 기보 국제 우주 정거장([6][48][49]ISS) 모듈과 같은 위성에 탑재했습니다.H-IIA 발사체는 탑재체에 외국의 위성이 포함되어 있지만, 일본 국내에 배치되었습니다.JAXA의 LSI(MPU/ASIC) 로드맵에서 설명한 바와 같이, 이 V70 변종은 "32비트 MPU(H32/V70)"로 지정되었으며, 테스트(QT) 단계를 포함한 개발은 "1980년대 중반부터 1990년대 [50]: 9 [51]초반"이었습니다.이 변형은 [53][54][55]HIREC가 2011년경 개발을 완료한 MIPS64-5Kf [52]아키텍처를 기반으로 하는 HR5000 64비트 25MHz 마이크로프로세서로 대체될 때까지 사용되었습니다.

V70에 대한 '우주환경 데이터 획득'은 기보-ISS 노출시설에서 이루어졌습니다.

아이템 파트 No. SEE(단일 이벤트 효과)
모니터링 항목		 결과[56]
V70-MPU 나스다
38510/92101xz		 SEU(단일 이벤트 업셋)
SEL(단일 이벤트 래치업)		 미관측
(—2010/9/30)

V80

V80(μPD70832)[21]은 1989년 봄에 출시되었습니다.Computer Business [57][58]Review는 온칩 캐시와 분기 예측 변수를 통합하여 NEC의 486으로 선언했습니다.V80의 성능은 애플리케이션에 따라 V70의 2~4배 수준이었습니다.예를 들어, V70과 비교할 때 V80은 32비트 하드웨어 곱셈기를 사용하여 정수 곱셈 기계 명령을 완료하는 데 필요한 주기를 23회에서 9회로 줄였습니다(자세한 차이점은 아래 하드웨어 아키텍처 섹션을 참조하십시오).V80은 14.49 × 15.472 mm의 다이 영역에서 0.8 마이크로미터 CMOS 공정으로 제조되었으며, 980,000개의 트랜지스터를 구현했습니다.280핀 PGA로 포장되어 25 MHz와 33 MHz에서 작동하며 각각 12.5 MIPS와 16.5 MIPS의 최고 성능을 기록했습니다.V80에는 명령과 데이터 모두에 대해 별도의 1KB 온다이 캐시가 있었습니다.64 엔트리 분기 예측 변수를 사용했으며, 이 예측 변수로 인해 5%의 성능이 향상되었습니다.V80의 출시 가격은 33 MHz 모델의 경우 1200달러, 25 MHz 모델의 경우 960달러에 해당하는 것으로 언급되었습니다.아마도,[58] 45 MHz 모델이 1990년에 예정되어 있었지만, 그것은 실현되지 않았습니다.

V80은 μPD72691 co-FPP 및 μPD7101 단순 주변 칩을 탑재하여 RX-UX832 실시간 UNIX 운영 체제 및 X11-R4 기반 윈도우 [59][60]시스템을 실행하는 산업용 컴퓨터에 사용되었습니다.

AFP(공동 FPP)

AFP(Advanced Floating Point Processor)(μPD72691)는 부동 소수점 연산을 [61]위한 공동 프로세서입니다.V60/V70/V80은 부동 소수점 연산을 수행할 수 있지만 이러한 작업을 위한 전용 하드웨어가 부족하기 때문에 속도가 매우 느립니다.1989년에 NEC는 V60/V70/V80의 상당히 취약한 부동 소수점 성능을 보완하기 위해 IEEE 754 [4][21]규격에 따라 32비트 단일 정밀도, 64비트 이중 정밀도 및 80비트 확장 정밀도 연산을 위한 80비트 부동 소수점 공동 프로세서를 출시했습니다.이 칩은 20 MHz에서 동작하면서 벡터 행렬 곱하기를 수행하는 6.7 MFLOPS의 성능을 보였습니다.1.2 마이크로미터 이중 금속층 CMOS 공정을 사용하여 제작되었으며, 11.6 × 14.92 mm [4]다이에 433,000개의 트랜지스터를 생성했습니다.이것은 68핀 PGA로 포장되어 있었습니다.이 공동 프로세서는 전용 버스를 통해 V80에, 공유 메인 버스를 통해 V60 또는 V70에 연결되어 최고 성능을 [21]제한했습니다.

하드웨어 아키텍처

V60/V70/V80은 기본 아키텍처를 공유했습니다.32비트 범용 레지스터 32개를 보유하고 있었는데, 그 중 마지막 세 개는 스택 포인터, 프레임 포인터, 인수 포인터로 일반적으로 사용되며 고급 언어 컴파일러의 호출 [29][62]규칙과 잘 일치했습니다.V60 및 V70에는 119개의 기계 [29]명령이 있으며, V80의 경우 123개의 명령으로 약간 확장되었습니다.명령어는 길이가 1바이트에서 [1]22바이트로 일정하지 않으며 두 개의 피연산자를 사용하며 둘 다 메인 [21]메모리의 주소가 될 수 있습니다.V60의 참조 매뉴얼을 연구한 후, 폴 빅스는 "V20/V30 에뮬레이션 모드를 갖춘 매우 VAX와 같은 아치"라고 설명했습니다(이것은 인텔 8086/[63]8088 소프트웨어를 실행할 수 있다는 것을 의미합니다.

V60–V80에는 4GB 가상 주소 공간을 4개의 1GB 섹션으로 분할하는 MMU([8][61]Memory Management Unit)가 내장되어 있으며, 각 섹션은 다시 1,024개의 1MB 영역으로 분할되며 각 영역은 256개의 4KB 페이지로 구성됩니다.V60/V70에서는 4개의 레지스터(ATBR0~ATBR3)가 섹션 포인터를 저장하지만, "영역 테이블 항목"(ATE)과 페이지 테이블 항목(PTE)은 오프칩 RAM에 저장됩니다.V80은 ATE 레지스터와 ATBR 레지스터를 병합하였는데, 이 레지스터들은 모두 온칩이며, PTE 엔트리만 외부 RAM에 저장되므로 메모리 [21]읽기를 한 번만 제거하면 TLB(Translation Lookaside Buffer) 미스를 더 빠르게 실행할 수 있습니다.

V60/70의 변환 보기 버퍼는 마이크로코드에 의해 수행되는 교체와 완전히 연관되어 있습니다.이와 대조적으로 V80은 하드웨어에서 교체가 이루어지는 64 엔트리 2-way set 연관 TLB를 가지고 있습니다.TLB 교체는 V70에서 58번의 사이클을 거쳤으며 다른 명령의 파이프라인 실행을 방해했습니다.V80에서 TLB 교체는 페이지가 동일한 영역에 있는지 여부에 따라 6주기 또는 11주기만 소요됩니다. 별도의 TLB 교체 하드웨어 장치가 프로세서의 나머지 부분과 병렬로 작동하기 때문에 V80에서 파이프라인 중단이 [21]더 이상 발생하지 않습니다.

세 개의 프로세서 모두 동일한 보호 메커니즘을 사용하며, 프로그램 상태 워드를 통해 설정된 4개의 보호 레벨이 있으며,[21] 링 0은 프로세서의 특수 레지스터 세트에 액세스할 수 있는 권한 있는 레벨입니다.

세 가지 모델 모두 버스 동결, 명령 재시도 및 칩 [21][28]교체 신호를 포함한 비잔틴 장애 허용 방식에 사용되는 세 개의 CPU와 함께 트리플 모드 이중화 구성을 지원합니다.V80은 데이터와 어드레스 [21]버스에 패리티 신호를 추가했습니다.

문자열 연산은 V60/V70에서 마이크로코드로 구현되었지만, V80에서는 최대 버스 속도로 실행되는 하드웨어 데이터 제어 장치의 도움을 받았습니다.이를 통해 V80에서 V60/[21]V70보다 약 5배 빠른 문자열 연산이 가능해졌습니다.

모든 부동 소수점 연산은 프로세서 제품군 전체에 걸쳐 대부분 마이크로코드로 구현되므로 상당히 느립니다.V60/V70에서 32비트 부동 소수점 연산은 덧셈/곱셈/나눗셈에 120/116/137 사이클이 소요되는 반면, 해당 64비트 부동 소수점 연산은 178/270/590 사이클이 소요됩니다.V80은 부호, 지수 및 가수로 분해되는 등 부동 소수점 연산 단계에 대한 하드웨어 지원이 제한되어 있기 때문에 부동 소수점 장치가 V70보다 최대 3배 더 효과적이라고 합니다.32비트 부동 소수점 연산은 36/44/74 사이클이 소요되고 64비트 연산은 75/110/533 사이클(복원/분할)[21]이 소요됩니다.

운영 체제

유닉스(비실시간 및 실시간)

NEC는 실시간을 포함한 사용자 애플리케이션 지향 시스템을 위해 유닉스 운영 체제의 여러 변형을 V60/V70/V80 프로세서로 포팅했습니다.NEC의 V60용 UNIX System V 포트의 첫 번째 버전은 PC-UX/V Rel 2.0(V60)[64]입니다. (아래 외부 링크 사진 참조)NEC는 V60/V70/V80에서 실행하기 위해 실시간 작동에 초점을 맞춘 유닉스 변종을 개발했습니다.Real-time UNIX RX-UX 832라고 불리는 이것은 실시간 [5]커널이 모든 작업 스케줄링을 처리하는 이중 계층 커널 구조를 가지고 있습니다.MUSTARD(Multiprocessor Unix for Embedded Real-Time Systems)[65]라는 이름의 RX-UX 832의 멀티프로세서 버전도 개발되었습니다.MUSTARD 기반 컴퓨터 프로토타입은 8개의 V70 프로세서를 사용합니다.FRM 기능을 활용하며,[66][67] 요청 시 마스터 및 체커의 구성을 설정 및 변경할 수 있습니다.

I-TRON (실시간)

하드웨어 제어 중심의 임베디드 시스템을 위해, RX616이라는 이름의 I-TRON 기반 실시간 운영체제는 V60/[27][23]V70을 위해 NEC에 의해 구현되었습니다.32비트 RX616은 V20-V50을 [45][24]위한 16비트 RX116에서 연속 포크였습니다.

FlexOS (실시간)

1987년, Digital Research, Inc.도 FlexOS를 V60 및 [68]V70으로 이식할 계획이라고 발표했습니다.

CP/M 및 DOS (레거시 16비트)

V60은 또한 V20/V30 에뮬레이션 [33]모드를 사용하여 CP/M 및 DOS 프로그램(V20-V50 시리즈에서 포팅)을 실행할 수 있었습니다.InfoWorld의 1991년 기사에 따르면, Digital Research는 어느 시점에서 V60용 Concurrent DOS 버전을 작업하고 있었지만, V60/V70 프로세서가 PC [69]클론에 사용하기 위해 미국으로 수입되지 않았기 때문에 이 버전은 출시되지 않았습니다.

개발도구

C/C++ 크로스 컴파일러

개발 툴 키트 및 통합 개발 환경(IDE)의 일부로 NEC는 자체 C 컴파일러인 PKG70616 "V60/[70]V70용 소프트웨어 생성 툴 패키지"를 보유하고 있었습니다.또한 GHS(Green Hills Software)는 네이티브 모드 C 컴파일러(MULTI)를, MetaWare, Inc.(현재 Synopsys, ARC International 경유)는 V20/V30(Intel 8086)의 에뮬레이션 모드인 High C/C++[71][18]: acknowledgement 를 만들었습니다.시그너스 솔루션스(현재 레드햇)도 GCC를 EGCS([72]향상된 GNU 컴파일러 시스템) 포크의 일부로 포팅했지만 공개되지 않은 [73][74]것 같습니다.

2018년 현재 프로세서별 디렉터리 necv70은 RedHat에 [75]의해 새로운 lib C 언어 라이브러리(libc.a 및 libm.a)에 여전히 남아 있습니다.최근 유지보수는 Sourceware.org 에서 진행되는 것 같습니다.최신 소스 코드는 git [76]저장소에서 사용할 수 있습니다.

MV-4100 Ada 83 인증제

에이다 83 인증을 받은 "플랫폼 시스템"은 "MV4000" 인증을 받은 MV-4000으로 명명되었습니다.이 인증은 V70 프로세서 보드가 연결된 VMEbus(IEEE 1014) 기반 시스템에서 실행되는 실시간 UNIX RX-UX 832 OS를 활용하는 타겟 시스템에서 수행되었습니다.크로스 컴파일러의 호스트는 NEC Engineering Work Station EWS 4800이었으며, 호스트 OS인 EWS-US/V 또한 UNIX System V [77][78][79][80]기반이었습니다.

프로세서는 AETECH, Inc.[77]로부터 Ada-83 검증을 받았으며 Ada Compiler Validation Capability [81]테스트를 실행했습니다.

시스템 이름 인증서 번호 컴파일러 유형 호스트 머신 호스트 OS 대상 기계 타켓 OS
EWS-UX/V to V70/RX-UX832, 버전 1.0용 NEC Ada 컴파일러 시스템 910918S1.11217 기초 NEC EWS4800/60 EWS-UX/VR8.1 NEC MV4000 RX-UX832 V1.6
EWS-UX/V(Release 4.0)~V70/RX-UX832 버전 릴리스 4.1(4.6.4)용 NEC Ada 컴파일러 시스템 910918S1.11217 파생된 EWS4800 슈퍼스테이션 RISC 시리즈 EWS-UX/V(R4.0) R6.2 NEC MV4000 RX-UX832 V1.63
MV-4000 기능[78]
시스템 버스: IEEE1014 D1.2/IEC821 Rev C.1 (8슬롯)
확장 버스: IEC822 Rev C 또는 V70 캐시 버스 (6슬롯)
내장 100M 바이트(포맷) 3.5인치 SCSI 하드 디스크
내장 1M 바이트 3.5인치 플로피 디스크 드라이브 1
확장 SCSI(1ch)
EMI 평가 : VCCI - 1종

평가 보드 키트

NEC는 V60/V70용 플러그인 평가 보드 키트를 출시했습니다.

부품 번호 설명 언급
EBIBM-7061UNX PC-XT/AT용 유닉스가 포함된 V60 보조 프로세서 슬레이브 보드 w(PC-UX/V Rel 2.0 포함)
PS98-145-HMW NEC PC-9801용 유닉스가 포함된 V60 보조 프로세서 슬레이브 보드 w(PC-UX/V Rel 2.0 포함)
EBIBM-70616SBC 멀티버스용 V60 싱글보드 컴퓨터 I
MV-4000의 일부 VME버스용 V70 단일 보드 컴퓨터 에이다83 인증

회로내 에뮬레이터

IE-V60을 통한 온칩 소프트웨어 디버그 지원

NEC는 V60/V70 칩 자체에 에뮬레이터 칩 기능이 있었기 때문에 V60을 기반으로 자체 풀(비 ROM 및 비 JTAG) 프로브 기반 회로 내 에뮬레이터인 IE-V60을 기반으로 했습니다.IE-V60은 NEC가 제조한 V60용 최초의 인서킷 에뮬레이터입니다.PROM 프로그래머 Section 9.4, p. 205[2]기능도 있었습니다.NEC는 이를 "사용자 친화적인 소프트웨어 디버그 기능"이라고 설명했습니다.칩에는 사용자가 지정한 주소에 대한 데이터 읽기(또는 쓰기) 및 Section 9[1]2개의 중단점과 같은 다양한 트랩 예외가 있습니다.

외부 버스 상태 핀

외부 버스 시스템은 분기 후 첫 번째 명령 페치, 연속 명령 페치, TLB 데이터 액세스, 단일 데이터 액세스 및 순차 데이터 액세스와 같은 조건을 알리는 3비트를 제공하는 상태 핀을 사용하여 버스 상태를 나타냅니다.

ST[2:0] 묘사
111 명령어 가져오기
011 분기 후 명령 페치
101 "TLB" 데이터 액세스
100 "시스템 베이스(interrupt & exception vector) 테이블" 데이터 액세스
011 단일 데이터 액세스
010 짧은 경로 데이터 액세스(쓰기 후 읽기에 의한 생략된 주소)
001 순차적 데이터 액세스

V80을 사용한 디버깅

이러한 소프트웨어 및 하드웨어 디버깅 기능도 V80에 내장되었습니다.그러나 V80에는 인-서킷 에뮬레이터가 없었습니다. 아마도 실시간 UNIX RX-UX 832 및 실시간 I-TRON RX616과 같은 소프트웨어의 존재로 인해 이러한 기능이 불필요해졌기 때문일 것입니다.유닉스가 부팅되면 장치 드라이버나 응용 프로그램 소프트웨어를 개발하기 위한 회로 내 에뮬레이터가 필요 없습니다.필요한 것은 C 컴파일러, 크로스 컴파일러, 그리고 대상 장치와 함께 작동하는 GDB-Tk와 같은 스크린 디버거입니다.

HP 64758

Hewlett-Packard(현 Keysight)는 HP 64000 시리즈,[82][83] 특히 HP 64758의 [84][85][82]후속 제품인 HP 64700 시리즈 시스템을 기반으로 구축된 V70용 프로빙 포드 기반의 회로 내 에뮬레이션 하드웨어를 제공했습니다.이것은 논리 분석기와 같은 추적 기능을 가능하게 합니다.또한 이 테스트 장비는 분해된 소스 코드를 트레이스 데이터 표시와 객체 [82]파일 없이 자동으로 표시하며, 소스 코드와 객체 파일이 제공되고 DWARF 형식으로 컴파일된 경우 고급 언어 소스 코드를 표시합니다.V60(10339G)을 위한 인터페이스도 [85]카탈로그에 들어 있었지만, 긴 프로빙 포드 케이블에는 "특별한 등급의 자격을 갖춘" 장치, 즉 고속 V70이 필요했습니다.

HP 64758: 주 유닛, 부 유닛 및 호스트 인터페이스

제품. 묘사
64758A 512KB의 에뮬레이션 메모리가 있는 V70 20MHz 에뮬레이터
64758AX 일회성 업데이트
64758B 1MB의 에뮬레이션 메모리가 있는 V70 20MHZ 에뮬레이터
64758G V70 20MHz 에뮬레이션 서브시스템, 512KB
64758H V70 20MHz 에뮬레이션 서브시스템, 1MB
64758S V70 (uPD70632)–hosted 사용자 인터페이스

소프트웨어 옵션

제품. 묘사
64879L V70 어셈블러/링커, 단일 사용자 라이센스
64879M V70 어셈블러/링커, 미디어 및 설명서
64879U V70 어셈블러/링커 다중 사용자 라이센스

하드웨어 옵션

제품. 묘사
B3068B V70 호스팅 그래픽 사용자 인터페이스
10339G NEC V60 인터페이스
E2407A NEC V70 인터페이스

낙오자들

V80 마이크로아키텍처의 전략적 실패

개발 단계에서 V80은 인텔 80486과 [86]같은 성능을 가진 것으로 여겨졌지만, 결국 여러 가지 다양한 기능을 갖추게 되었습니다.V80의 각 명령어에 대한 내부 실행은 적어도 두 번의 사이클이 필요했고 i486의 경우 한 번의 사이클이 필요했습니다.V80의 내부 파이프라인은 비동기적으로 버퍼링된 것처럼 보였지만 i486의 파이프라인은 동기적이었습니다.즉, V80의 내부 마이크로아키텍처는 CISC였지만 i486의 마이크로아키텍처는 RISC였습니다.두 ISA 모두 긴 불균일 CISC 명령을 허용했지만 i486의 경우 128비트 내부 캐시 메모리 버스가 더 넓었고 V80의 경우 32비트 너비를 가지고 있었습니다.이 차이는 그들의 다이 [21][18][22][17]사진에서 볼 수 있습니다.성능적인 측면에서는 치명적인 디자인이었지만, 선관위는 이를 바꾸지 않았습니다.NEC는 동일한 레지스터 전송 수준으로 물리적 설계를 다시 설계할 수 있었지만, 그렇지 않았습니다.

상업적으로 성공하지 못함

V60-V80 아키텍처는 상업적으로 [32]큰 성공을 거두지 못했습니다.

V60, V70, V80은 1989년과 1990년 NEC 카탈로그에 PGA [87][88]패키지로 등재되었습니다.1995년의 NEC 카탈로그에는 여전히 V60 및 V70이 나열되어 있습니다(PGA 버전뿐만 아니라 QFP 패키지에도 포함되어 있으며, V20/V30 에뮬레이션 및 FRM 기능을 제거한 μPD70615라는 저가형 버전도 포함되어 있습니다). 그러나 V80은 [36]이 카탈로그에서 제공되지 않았습니다.1999년판 같은 카탈로그에서는 더 이상 V60-V80 [89]제품이 없었습니다.

후계자

V800 시리즈

1992년 NEC는 새로운 모델인 V800 시리즈 32비트 마이크로컨트롤러를 출시했지만 메모리 관리 장치(MMU)[90]는 없었습니다.인텔 i960 및 MIPS 아키텍처에서 영감을 받은 RISC 기반 아키텍처와 JARL(Jump and Register Link) 및 로드 스토어 아키텍처와 같은 기타 RISC 프로세서 명령어를 사용했습니다.

이 때 실시간 유닉스와 같은 V60/V70의 막대한 소프트웨어 자산은 버려졌고, 인텔은 이를 피했습니다.

V800 시리즈는 V810,[91][3][92] V830 및 V850 제품군이라는 3가지 주요 변형 모델을 가지고 있었습니다.

V820(μPD70742)은 V810(μPD70732)의 단순한 변형이었지만 주변기기를 탑재했습니다.

V840은 일본어 테트라포비아(Tetraphobia) 때문에 지정을 생략했을 수도 있습니다(58페이지[36] 참조)."4"의 일본어 발음은 "죽음"을 의미하기 때문에, 죽음을 감시하는 시반 (숫자 4 – 시반) 벌레 (死番虫, 정확하게는 "죽음을 감시하는 딱정벌레")와 같은 이름을 부르는 것을 피합니다.

2005년 당시는 이미 V850 시대였고, V850 제품군은 큰 [93]성공을 거두고 있습니다.2018년 현재 Renesas V850 제품군과 RH850 제품군으로 불리며 각각 V850/V850E1/V850E2, V850E2/V850E3 CPU 코어를 가지고 있습니다.이러한 CPU 코어는 V850 [95]컴파일러와 함께 실행되는 원래 V810 [94]코어의 ISA를 확장했습니다.

최신 소프트웨어 기반 시뮬레이션

MAME

V60/V70은 일본의 많은 아케이드 게임에 사용되었기 때문에, 여러 오래된 아케이드 게임을 에뮬레이터("Multiple Arcade Machine Emulator"용)에 사용되는 MAME는 명령어 세트 [25]아키텍처를 위한 CPU 시뮬레이터를 포함하고 있습니다.개발자가 아닌 사용자를 위한 일종의 명령어 세트 시뮬레이터입니다.

MAME 개발팀에서 유지보수를 해왔습니다.C++로 작성된 최신 오픈 소스 코드는 GitHub [96]저장소에서 사용할 수 있습니다.파일 옵션에 있는 작업 코드입니다.hxx는 V60과 [1]정확히 동일합니다.

참고 항목

참고문헌

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    本書は日本電気(株)が、わが国ではじめて開発した32ビットマイクロプロセッサV60について解説したものである。[This book explains the V60, Japanese first developed 32-bit microprocessor by NEC.]
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    Summary:
    A 32-bit RISC microprocessor "V810" that has 5-stage pipeline structure and a 1 Kbyte, direct-mapped instruction cache realizes 2.5 MHz operation at 0.9 V with 2.0 mW power consumption. The supply voltage can be reduced to 0.75 V. To overcome narrow noise margin, all the signals are set to have rail-to-rail swing by pseudo-static circuit technique. The chip is fabricated by a 0.8 μm double metal-layer CMOS process technology to integrate 240,000 transistors on a 7.4 mm7.1 mm die.
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    Abstract:
    An 80-bit floating-point coprocessor which implements 24 vector/matrix instructions and 22 mathematical functions is described. This processor can execute floating-point addition/rounding and pipelined multiplication concurrently, under the control of horizontal-type microinstructions. The SRT division method and CORDIC trigonometrical algorithm are used for a favorable cost/performance implementation. The performance of 6.7 MFLOPS in the vector-matrix multiplication at 20 MHz has been attained by the use of parallel operations. The vector/matrix instruction is about three times faster than conventional add and multiply instructions. The chip has been fabricated in 1.2- mu m double-metal layer CMOS process containing 433000 transistors on an 11.6*14.9-mm/sup 2/ die size.
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    Abstract:
    This paper describes requirements for real-time UNIX operating systems, design concept and the implementation of RX-UX 832 real-time UNIX operating system for v60/v70 microprocessor which are NEC's 32-bit microprocessors. RX-UX 832 is implemented adopting the building block structure, composed of three modules, real-time kernel, file-server and Unix supervisor. To guarantee a real-time responsibility, several enhancements were introduced such as, fixed priority task scheduling scheme, contiguous block file system and fault tolerant functions.
    Thus, RX-UX 832 allows system designers to use standard Unix as its man-machine interface to build fault tolerant systems with sophisticated operability and provides high-quality software applications on the high performance microchips.
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    So far we haven't mentioned two 32-bit CISC chips, the NEC V60/70 and the AT&T WE32 family. Unlike the NEC V20/25/30/50, the V60/70 is not based on the Intel architecture. NEC is targeting the V60/70 at embedded applications, ...     구글 북스
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    This report will describe a single chip 32-bit CMOS VLSI microprocessor V60. It has been implemented by using a double metal-layer CMOS process technology with 1.5 um design rule to integrate 375,000 transistors. It integrates the virtual memory management unit for demand paging and the floating-point operations that conform to the IEEE-754 Floating-Point Standard. By using V20/V30 emulation mode, it can directly execute object programs of 16-bit CPU (V30). Instruction formats are suited to code-generation phase of compilers. 237 instructions are provided for high-level language and operating system. It can execute 3.5 MIPS (Million Instructions per Second) at 16-MHz operation with 16-bit data bus.
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    Intel 80486
    Abstract:
    The i486 microprocessor includes a carefully tuned, five-stage pipeline with an integrated 8-kB cache. A variety of techniques previously associated only with RISC (reduced-instruction-set computer) processors are used to execute the average instruction in 1.8 clocks. This represents a 2.5* reduction from its predecessor, the 386 microprocessor. The pipeline and clock count comparisons are described in detail. In addition, an onchip floating-point unit is included which yields a 4* clock count reduction from the 387 numeric coprocessor. The microarchitecture enhancements and optimizations used to achieve this goal, most of which are non-silicon-intensive, are discussed. All instructions of the 386 microprocessor and the 387 numeric coprocessor are implemented in a completely compatible fashion.
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    Abstract:
    The advances in semiconductor manufacturing technology make it possible to integrate a floating-point unit and a memory management unit noto one microprocessor chip. They also permit the designers of a microprocessor to implement techniques used in the design of mainframe computers especially with regard to pipeline structures. The architecture of the V60 V70 and V80 was made possible by there advances. The V60 and V70 are NEC's first 32-bit microprocessors and include almost all the functions required by applied systems in a chip. The instruction set provides a high-level-language-oriented structure operating system sup-port functions and support functions for highly reliable systems. The V80 also employs the same architecture and achieves higher performance by means of cache memories and branch prediction mechanisms. The V80achieved a performance from two to four times higher than that of the V70.
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    Abstract:
    An overview is given of the architecture of an overall design considerations for the 11-unit, 32-b V80 microprocessor, which includes two 1-kB cache memories and a branch prediction mechanism that is a new feature for microprocessors. The V80's pipeline processing and system support functions for multiprocessor and high-reliability systems are discussed. Using V80 support functions, multiprocessor and high-reliability systems were realized without any performance drop. Cache memories and a branch prediction mechanism were used to improve pipeline processing. Various hardware facilities replaced the usual microprogram to ensure high performance.
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    Abstract:
    This paper describes the requirements for 32-bit microprocessor real-time operating systems, design objectives and the implementation of the V60/V70 Real-Time Operating System (RTOS) and its programming supports.
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    Abstract:
    A description is given of the V60/V70, the first commercially based, general-purpose 32-bit microprocessor in Japan. Its functions include on-chip floating-point operations, a high-level-language-oriented architecture, software debugging support, and support functions to promote a high level of system reliability. Because high reliability is so important, the V60/V70 contains functional redundancy monitoring (FRM) support functions. The discussion covers the overall design considerations, architecture, implementation, hazard detection and control, and FRM functions. The V60/V70 uses a TRON real-time operating system specification.
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    Abstract:
    Two advanced 32-bit microprocessors, the V60 and V70 (mu PD70616 and mu PD70632, respectively), and their support functions for operating systems and high-reliability systems are described. Three operating system functions, namely, the virtual memory support functions, context-switch functions, and asynchronous trap functions are examined. A basic mechanism for high-reliability-system implementation, called FRM (functional redundancy monitoring), is discussed. FRM allows a system to be designed in which multiple V60s (or V70s) form a configuration in which one processor in the system acts as a master while the others act as monitors. An FRM board that uses three V60s in its redundant core is introduced.
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    This report describes the architecture of V60/V70 32-bit microprocessors. The architecture integrates various features into a single silicon die, such as a rich set of general-purpose registers, high level language oriented instruction set, floating-point data handling which is suitable for scientific applications, and the FRM (Functionality Redundancy Monitoring) operation mode which supports highly-reliable systems configuration. These features will be introduced.
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    Hi Guys,
    I would like to submit the following patch. It renames all occurrences of CYGNUS LOCAL to EGCS LOCAL, which seems slightly more accurate! :-)
    Cheers
    Nick
  74. ^ Cygnus Solutions (1999-02-25). "Re: Patch to replace CYGNUS LOCAL with EGCS LOCAL in config.sub". gcc-patches (Mailing list).
    Seems like a misguided exercise to me.
    If the changes are truly Cygnus-specific, they should not be in Egcs. Otherwise, they should be merged into the config.sub master copy (whose maintainer, by the way, in Ben!).
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    Abstract:
    An advanced 32-bit RISC microprocessor for embedded control; V810 is introduced in this paper. The V810 has high performance and application specified functions. V810 dissipates less power than any other RISC chips. The V810 is the first 32-bit RISC microprocessor that operates at 2.2V.
    The V810 chip is fabricated by using 0.8μm CMOS double metal layer process technology to integrate 240,000 transistors on a 7.7×7.7mm2 die.
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    Abstract:
    The V830R/AV's real-time decoding of MPEG-2 video and audio data enables practical embedded-processor-based multimedia systems.
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추가열람

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    The execution unit (EXU) is a microprogrammed 32b data path processor which has thirty-two 32b general-purpose registers, sixteen 32b scratch-pad registers, a 64b barrel shifter, a 32b arithmetic logic unit (ALU); and a couple of control registers. Three data-buses that are running
  • Kaneko, H; Miki, Y; Koya, K; Araki, M (November 1986). A 32-bit CMOS microprocessor with six-stage pipeline structure. Proceedings of 1986 ACM Fall Joint Computer Conference. IEEE Computer Society Press. pp. 1000–1007.
    Abstract: 32-bit microprocessors are the key devices which carry high data processing capability, that was obtained by earlier general-purpose computer systems and mini-computer systems, in much lower cost. Earlier 32-bit microprocessors were limited to adopt excellent architecture and design using appropriate hardware by number of devices could be fabricated on a chip. Complex functions such as Virtual Memory management and ...
  • Kurosawa, A.; Yamada, K.; Kishimoto, A.; Mori, K.; Nishiguchi, N. (May 1987). "A Practical CAD System Application for Full Custom VLSI Microcomputer Chips". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 6 (3): 364–373. doi:10.1109/TCAD.1987.1270281. ISSN 1937-4151. S2CID 7394658.
    Abstract: This paper presents a practical CAD system application for layout and verification, resulting in producible full-cutom VLSI microcomputer chips. The CAD system supports three design methodologies--symbolic layout mixed with mask level layout, compaction as an optimizer, and fully automated verification. For the area optimization, the symbolic layout and compactor subsystem supports a flexible description of orthogonal layout patterns with arbitrary dimensions in a loose placement manner. The layout patterns include path data, polygonal data, and symbolic cells. For power and delay optimization, the compactor compacts layout data, decreasing both resistance and capacitance for wires and ion-implanted layers. This feature is pioneering the new generation compactor. Emphasis should be put on the fact that it can compact layout data to a format 10-15 percent smaller than that accomplished manually. The verification subsystem can detect all kinds of errors, more than 30 items. A novel feature of the electrical rule check is that it investigates complementary logic errors for CMOS circuits. The synergy of those three design methodologies has brought about several significant advantages. One is manpower reduction by more than half, in the most complicated design process for unique random logic. The other is a 1600-transistors compaction output, smaller by 365 mils/sup 2/ than that manually compacted. The circuit implementation on a chip works at more than a 15 MHz clock rate. Another is the first silicon success. It has been accomplished in a full-custom VLSI microcomputer chip consisting of more than 100 000 transistors.

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