록스텝(컴퓨팅)

Lockstep (computing)
다른 용도는 잠금 단계(동음이의)를 참조하십시오.

잠금 단계 시스템은 동일한 작업 세트를 동시에 [1]병렬로 실행하는 내결함성 컴퓨터 시스템입니다.용장성(복제)에 의해 에러 검출과 에러 수정이 가능하게 됩니다.락스텝 동작의 출력을 비교하여 적어도2개의 시스템이 있는지 여부를 판별할 수 있습니다(듀얼 모듈러 용장성), 3개 이상의 시스템이 있는 경우(트리플 모듈러 용장성), 대부분의 경우 에러를 자동적으로 수정할 수 있습니다.투표. "락스텝"이라는 용어는 군대 사용에서 유래한 것으로, 군인들은 신체적으로 실용적인 만큼 가까이서 함께 걷는 동기화된 보행을 말한다.

록 스텝으로 동작하기 위해서, 각 시스템은, 1개의 잘 정의된 상태에서 다음 잘 정의된 상태로 진행하도록 설정됩니다.새로운 입력 세트가 시스템에 도달하면 해당 입력 세트를 처리하여 새로운 출력을 생성하고 상태를 업데이트합니다.이 일련의 변화(새로운 입력, 새로운 출력, 새로운 상태)는 그 단계를 정의하는 것으로 간주되며, 원자적인 트랜잭션으로 취급되어야 한다. 즉, 모든 것이 발생하거나 전혀 발생하지 않지만, 그 사이에 어떤 것도 발생하지 않는다.때로는 시스템 간에 시간 이동(지연)이 설정되며, 이는 외부 영향(예: 전압 스파이크, 이온화 방사선 또는 현장 역 엔지니어링)에 의해 유발되는 오류의 감지 확률을 높인다.

록스텝 메모리

다음 항목도 참조하십시오.칩킬

인텔 등 일부 벤더는 2개의 메모리 채널 간에 캐시 라인이 분산되어 있는 멀티채널 메모리 레이아웃을 설명하기 위해 lockstep memory라는 용어를 사용합니다.따라서 캐시 라인의 절반은 첫 번째 채널의 DIMM에 저장되고 나머지 절반은 두 번째 채널의 DIMM에 저장됩니다.록스텝 레이아웃에서 2개의 ECC 대응 DIMM 의 싱글 에러 정정 및 더블 에러 검출(SECDED) 기능을 조합하는 것으로, 그 싱글 디바이스 데이터 보정(SDDC) 특성을 더블 디바이스 데이터 보정(DDC)으로 확장해, 싱글 메모리 [2][3][4][5]칩의 장해에 대한 보호를 제공할 수 있습니다.

인텔의 록스텝 메모리 레이아웃의 단점은 효과적으로 사용 가능한 RAM 용량이 감소하는 것(트리플 채널 메모리 레이아웃의 경우 최대 메모리 용량이 물리적으로 사용 가능한 최대 용량의 3분의 1로 감소)과 메모리 [2][4]서브시스템의 성능 저하입니다.

듀얼 모듈러 용장성

주요 기사:듀얼 모듈러 용장성

컴퓨팅 시스템이 복제되어 있지만 각 스텝을 능동적으로 처리하는 경우에는 스텝의 마지막에 출력이 다르면 두 시스템을 중재하는 것이 어렵습니다.따라서 DMR 시스템을 마스터/슬레이브 구성으로 실행하고 슬레이브를 마스터에 대한 핫 스탠바이로 실행하는 것이 일반적입니다.슬레이브 유닛이 각 스텝을 액티브하게 처리하는 것은 이점이 없기 때문에 일반적인 작업 방법은 마스터가 각 스텝의 처리 종료 시 상태를 슬레이브에 복사하는 것입니다.마스터에 장애가 발생했을 경우, 슬레이브는 이전의 정상적인 순서로부터 속행할 준비가 되어 있습니다.

잠금 스텝 또는 DMR 접근법(마스터의 오류를 검출하는 수단과 조합하는 경우)은 마스터의 하드웨어 장애에 대한 용장성을 제공할 수 있지만 소프트웨어 오류로부터 보호하지는 않습니다.마스터가 소프트웨어 오류로 인해 실패했을 경우, 실패한 단계를 반복하려고 할 때 슬레이브가 단순히 같은 오류와 실패를 반복할 가능성이 높습니다.예를 들어 공통 모드 장애의 예입니다.

트리플 모듈러 용장성

주요 기사:트리플 모듈러 용장성

컴퓨팅 시스템이 3가지로 복잡해지면 이를 '투표용' 시스템으로 취급할 수 있게 됩니다.1개의 유닛의 출력이 다른 2개의 유닛과 일치하지 않는 경우는, 장해가 검출됩니다.다른 2개로부터의 일치된 출력은 올바른 것으로 취급됩니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ Stefan Poledna (1996). Fault-Tolerant Real-Time Systems: The Problem of Replica Determinism. books.google.com. p. 80. ISBN 9780585295800. Retrieved 2014-09-08.
  2. ^ a b Sree Syamalakumari (2014-02-18). "Intel Xeon Processor E7 V2 Family Technical Overview, Section 3.1: Intel C104/102 Scalable Memory Buffer". Intel. Retrieved 2014-09-09.
  3. ^ Thomas Willhalm (2014-07-11). "Independent Channel vs. Lockstep Mode – Drive your Memory Faster or Safer". Intel. Retrieved 2014-09-09.
  4. ^ a b "Best Practice Guidelines for ProLiant Servers with the Intel Xeon 5500 processor series Engineering Whitepaper, 1st Edition" (PDF). HP. May 2009. pp. 8–9. Retrieved 2014-09-09.
  5. ^ "Intel C102/C104 Scalable Memory Buffer Datasheet, Section 1.3.1.2.2: 1:1 Sub-channel Lockstep Mode" (PDF). Intel. February 2014. p. 9. Retrieved 2015-01-25.

외부 링크