UCIe
UCIeUniversal Chiplet Interconnect Express(UCIe)는 다이 투 다이 인터커넥트 및 시플릿 간 시리얼 버스의 오픈 사양입니다.AMD, 암, ASE 그룹, 구글 클라우드, 인텔, 메타, 마이크로소프트, 퀄컴, 삼성, TSMC가 [1]공동 개발했다.
2022년 8월에는 알리바바 그룹과 엔비디아가 [2]이사로 합류했다.
개요
공통 칩릿 인터커넥트 사양으로 최대 레티클사이즈를 초과하는 대규모 System-on-Chip(SoC; 시스템 온 칩) 패키지를 구축할 수 있습니다.동일한 패키지 내에서 서로 다른 실리콘 벤더의 부품을 혼합할 수 있으며 더 작은 다이를 사용하여 제조 수율을 향상시킵니다.각 칩릿은 특정 디바이스 유형에 적합한 다른 실리콘 제조 공정 또는 컴퓨팅 성능 [3][4]및 전력 요구 사항을 사용할 수 있습니다.
사양
UCIe 1.0 사양은 2022년 [5]3월 2일에 공개되었습니다.물리적 계층, 프로토콜 스택 및 소프트웨어 모델 및 컴플라이언스 테스트 절차를 정의합니다.물리층은 최대 32GT/s(16~64레인)를 지원하며 PCIe 6.0과 마찬가지로 256바이트 Flow Control Unit(FLIT; 흐름 제어 유닛)을 데이터에 사용합니다.프로토콜 계층은 Compute Express Link with CXL.io (PCIe), CXL.m 및 CXL.cache 프로토콜을 기반으로 합니다.
'표준' 2D 패키지용 유기 기판, '고급' 2.5D/3D [3]패키지용 임베디드 실리콘 브리지(EMIB), 실리콘 인터포저 및 팬아웃 임베디드 브리지 등 다양한 온다이 인터커넥트 기술이 정의되어 있습니다.물리 사양은 인텔의 어드밴스드 인터페이스 버스(AIB)[4][6][7]에 근거하고 있습니다.
신호 패스가 짧을수록 링크는 일반적인 PCIe SerDes에 비해 I/O 퍼포먼스와 소비전력(비트당 0.5pJ까지)이 20배 향상되고 공통 범프 피치가 45μm일 경우 대역폭 밀도가 mm당2 최대 1.35TByte/s, 범프 피치가 [3]25μm일 경우 3.24배 높아집니다.
향후 버전에는 추가 프로토콜, 더 넓은 데이터 링크 및 고밀도 [3]연결이 포함될 수 있습니다.
레퍼런스
- ^ "About UCIe". uciexpress.org. Retrieved 2022-03-31.
- ^ "UCIe Announces Incorporation and New Board Members at FMS 2022". uciexpress.org. Retrieved 2022-12-14.
- ^ a b c d https://www.uciexpress.org/_files/ugd/0c1418_c5970a68ab214ffc97fab16d11581449.pdf[베어 URL PDF]
- ^ a b "Universal Chiplet Interconnect Express (UCIe) Announced: Setting Standards for the Chiplet Ecosystem".
- ^ https://www.uciexpress.org/_files/ugd/0c1418_e7fa0820a56042d192bfa4e7d3493742.pdf[베어 URL PDF]
- ^ "Intel Joins CHIPS Alliance, Contributes Advanced Interface Bus".
- ^ "AIB-specification". GitHub. 20 April 2022.
