회선 이용률 저하
Circuit underutilization회로저활용도 칩저활용도, 프로그래머블회로저활용도, 게이트저활용도, 로직블록저활용도란 게이트어레이형 ASIC, FPGA, CPLD 등의 표준화된 대량생산회로상의 반도체급 실리콘의 물리적인 불완전용도를 말한다.
게이트 어레이
5,000 또는 10,000 게이트 크기의 게이트 어레이의 예에서 10,000 게이트 칩을 사용하려면 5,001 게이트를 사용하는 설계가 필요합니다.이러한 비효율성은 실리콘의 [1]저사용률로 이어집니다.
FPGA
필드 프로그래밍 가능한 게이트 배열의 논리 블록 설계 구성요소로 인해 단일 블록을 충분히 활용하지 못하는 단순한 설계는 넓은 [2]게이트를 사용하는 설계와 같이 여러 블록에 걸쳐 오버플로하는 설계와 마찬가지로 게이트 활용률이 저하됩니다.또한 FPGA의 매우 일반적인 아키텍처는 높은 비효율성을 초래합니다.멀티플렉서는 프로그램 가능한 선택을 위해 실리콘 부동산을 점유하고 있으며,[1] 설계에 필요하지 않더라도 설정 및 유지 시간을 단축할 수 있는 플립 플랍이 풍부하므로 표준 셀 ASIC보다 밀도가 40배 낮아집니다.
「 」를 참조해 주세요.
레퍼런스
- ^ a b "Chip Design » The Death of the Structured ASIC by Bob Zeidman, president, Zeidman Technologies". chipdesignmag.com. Retrieved 2018-10-07.
- ^ Zilic, Zeljko; Lemieux, Guy; Loveless, Kelvin; Brown, Stephen; Vranesic, Zvonko (June 1995). Designing for High Speed-Performance in CPLDs and FPGAs. Proceeding of the Third Canadian Workshop on FPGAs. CiteSeerX 10.1.1.52.3689.
