알파로21464번길

Alpha 21464

알파 21464는 디지털 장비 주식회사가 개발한 알파 명령 집합 아키텍처(ISA)를 디지털을 인수한 뒤 컴팩이 개발한 미완성 마이크로프로세서다.마이크로프로세서는 EV8(코디네이션 아라냐)으로도 알려져 있었다.2004년 개봉 예정이던 2001년 6월 25일 컴팩이 알파에게 2004년까지 이타니움에게 유리하게 단계적으로 퇴출시키겠다고 발표하면서 취소됐다.그것이 취소되었을 때, 알파 21464는 개발의 늦은 단계에 있었지만 녹화되지 않았다.[1][2]

21464의 기원은 1990년대 중반 컴퓨터 과학자 조엘 에머가 딘 툴센의 워싱턴 대학 동시 멀티스레딩(SMT) 연구로부터 영감을 받아 시작되었다.에머는 1990년대 후반에 이 기술을 연구했고 일단 그 가치를 확신하게 되자 그것을 홍보하기 시작했다.컴팩은 1999년 10월 마이크로프로세서 포럼에서 차기 알파 마이크로프로세서가 SMT를 사용할 것이라고 발표했다.[3]당시 알파 21464를 사용하는 시스템은 2003년에 출하될 것으로 예상되었다.[3]

설명

마이크로프로세서는 고장난 실행, 4방향 SMT, 깊은 파이프라인을 갖춘 8가지 이슈의 슈퍼칼라 설계였다.64KB의 양방향 집합 관련 명령 캐시에서 16개의 명령을 가져온다.그런 다음 분기 예측 변수는 "양호" 지침을 선택하여 붕괴 버퍼에 입력했다. (이것은 수집된 분기 밀도에 따라 주기당 최대 16개의 지침의 가져오기 대역폭을 허용했다.)프런트엔드는 이전 알파 구현에 비해 상당히 많은 단계를 거쳤으며, 그 결과 21464는 14 사이클의 상당한 최소 지점 오판 페널티를 받았다.[1]마이크로프로세서는 이러한 값비싼 벌칙을 최소화하기 위해 고급 분기 예측 알고리즘을 사용했다.

SMT를 구현하려면 프로그램 카운터와 같은 특정 리소스의 복제가 필요했다.프로그램 카운터 1개 대신 각 스레드당 하나씩 4개의 프로그램 카운터가 있었다.그러나 시만텍 지원을 위해서는 프런트 엔드 이후의 논리가 거의 확장될 필요가 없었다.레지스터 파일에는 512개의 항목이 들어 있었지만, 그 크기는 SMT가 아닌 최대 기내 명령 수에 의해 결정되었다. 레지스터 파일에 대한 접근은 회로의 물리적 크기 때문에 3개의 파이프라인 단계가 필요했다.주기마다 4개의 스레드에서 최대 8개의 명령을 8개의 정수 및 4개의 부동 소수점 실행 단위로 디스패치할 수 있다.21464는 64KB의 데이터 캐시(Dcache)를 가지고 있었으며 이중 포트를 지원하기 위해 8개의 은행으로 구성되어 있었다.이는 3MB의 6방향 세트 관련 통합 2차 캐시(Scache)로 지원되었다.

새로운 구조인 레지스터 캐시를 사용한 정수 실행 단위.레지스터 캐시는 (일부 리포트가 주장한 바와 같이) 세 개의 틱 레지스터 파일 지연 시간을 완화하기 위한 것이 아니라 피연산자 우회 관리의 복잡성을 줄이기 위한 것이었다.레지스터 캐시는 이전 N 사이클 동안 ALU와 Load pipe에 의해 생성된 모든 결과를 보관했다.(N은 8살 정도였습니다.)레지스터 캐시 구조는 이전 프로세서가 분산형 mux로서 구현한 것을 아키텍처로 다시 나타낸 것이다.

시스템 인터페이스는 알파 21364와 유사했다.10개의 RDRAM 채널을 제공하는 통합 메모리 컨트롤러가 있었다.멀티프로세싱은 다른 21464s에 링크를 제공하는 라우터에 의해 촉진되었고, 그것은 건축적으로 접착 로직 없이 512방향 멀티프로세싱을 지원했다.

구리 상호연결 7개 층, 부분적으로 고갈된 PD-SOI(Silicon-on-Insulator) 및 저K 유전체(Low-K)로 0.125 μm(때로는 0.13 μm) 보완 금속-산화-반도체(CMOS) 공정에서 구현하기로 했다.트랜지스터 카운트는 2억 5천만 개, 다이 사이즈는 420 mm로2 추정되었다.[2][4]

타란툴라

타란툴라는 고려 중인 알파 아키텍처의 연장에 대한 코드명이자 앞서 언급한 확장을 구현한 알파 21464의 파생어였다.그것은 아직 개발 중에, 실행 작업이 시작되기 전에, 그리고 21464가 완성되기 전에 취소되었다.그 확장은 알파에게 벡터 처리 능력을 제공하는 것이었다.그것은 32개의 64 x 128비트(8,192비트 또는 1KB) 벡터 레지스터, 약 50개의 벡터 명령서, 그리고 벡터 레지스터로 데이터를 이동하거나 벡터 레지스터에서 데이터를 이동하기 위한 불특정 다수의 지시서를 지정했다.다른 EV8 후속 후보에는 2개의 EV8 코어와 4.0GHz 작동 주파수를 가진 멀티코어 설계가 포함되었다.

메모들

  1. ^ a b 세즈넥 외 2002년
  2. ^ a b 프레스턴 외 2002년
  3. ^ a b 디펜도르프 1999
  4. ^ 에머 1999

참조

  • Diefendorff, Keith (6 December 1999). "Compaq Chooses SMT for Alpha: Simultaneous Multithreading Exploits Instruction- and Thread-Level Parallelism". Microprocessor Report. 13 (16). ISSN 0899-9341.
  • Emer, Joel (1999). Simultaneous Multithreading: Multiplying Alpha Performance. Proceedings of Microprocessor Forum 1999. CiteSeerX 10.1.1.467.2597.
  • Espasa, R.; Ardanaz, F.; Emer, J.; Felix, S.; Gago, J.; Gramunt, R.; Hernandez, I.; Juan, T.; Lowney, G.; Mattina, M.; Seznec, A. (2002). "Tarantula: a vector extension to the alpha architecture". Proceedings of the 29th IEEE-ACM International Symposium on Computer Architecture. IEEE. pp. 281–292. doi:10.1109/ISCA.2002.1003586. ISBN 978-0-7695-1605-9.
  • Preston, R.P.; Badeau, R.W.; Bailey, D.W.; Bell, S.L.; Biro, L.L.; Bowhill, W.J.; Dever, D.E.; Felix, S.; Gammack, R.; Germini, V.; Gowan, M.K.; Gronowski, P.; Jackson, D.B.; Mehta, S.; Morton, S.V.; Pickholtz, J.D.; Reilly, M.H.; Smith, M.J. (2002). "Design of an 8-wide superscalar RISC microprocessor with simultaneous multithreading". 2002 IEEE International Solid-State Circuits Conference. pp. 266–500. doi:10.1109/ISSCC.2002.993068. ISBN 978-0-7803-7335-8.
  • Seznec, A.; Felix, S.; Krishnan, V.; Sazeides, Y. (2002). "Design Tradeoffs for the Alpha EV8 Conditional Branch Predictor". Proceedings of the 29th IEEE-ACM International Symposium on Computer Architecture. IEEE. pp. 295–306. doi:10.1109/ISCA.2002.1003587. ISBN 978-0-7695-1605-9.

추가 읽기