IEEE 1164
IEEE 1164 |
| 성격 | 가치 |
|---|---|
'U' | 초기화되어 있지 않다 |
'X' | 강력한 드라이브, 알 수 없는 논리 값 |
'0' | 강력한 드라이브, 로직 제로 |
'1' | 강력한 드라이브, 논리 1 |
'Z' | 고임피던스 |
'W' | 약한 드라이브, 알 수 없는 논리 값 |
'L' | 약한 드라이브, 로직 제로 |
'H' | 약한 드라이브, 논리 1 |
'-' | 개의치 않다 |
IEEE 1164 표준(VHDL 모델의 상호 운용성을 위한 멀티값 로직 시스템)은 IEEE가 1993년에 발표한 기술 표준입니다.VHDL 하드웨어 기술 [2]언어에 대해 전자 설계 자동화에 사용되는 논리 값의 정의를 설명합니다.전기전자공학협회(IEEE)의 설계자동화표준위원회(Design Automation Standards Committee of Electrical and Electronics Engineers (IEEE)표준화 노력은 Synopsys MVL-9 유형 선언의 기부에 기초했다.
프라이머리 데이터 타입std_ulogic(표준 미해결 로직)은 9글자의 리터럴로 구성됩니다([1]오른쪽 표 참조).이 시스템은 일반적인 CMOS 로직 설계가 대부분의 모델링 상황에서 구현할 수 있는 다음과 같은 유용한 로직 값 세트를 촉진했습니다.
'Z'3가지 상태 버퍼 로직을 쉽게 하기 위한 리터럴'H'그리고.'L'와이어드 및 와이어드 OR 로직을 허용하는 취약한 드라이브입니다.'U'모든 객체 선언의 기본값을 사용하여 시뮬레이션 중에 초기화되지 않은 값을 쉽게 감지할 수 있으므로 필요에 따라 쉽게 수정할 수 있습니다.
VHDL에서는 하드웨어 설계자가 다음을 통해 선언을 표시합니다.library그리고.use스테이트먼트:
도서관 IEEE; 사용하다 IEEE.std_logic_1164.모든.; 시뮬레이션에서 값 사용
사용방법'U'
Verilog 및 VHDL과 같은 많은 하드웨어 기술 언어(HDL) 시뮬레이션 도구는 디지털 전자 기기의 시뮬레이션에서 위와 같은 알 수 없는 값을 지원합니다.알 수 없는 값은 설계 오류의 결과일 수 있으며 설계자는 실제 회로로 합성하기 전에 이를 수정할 수 있습니다.또한 알 수 없는 것은 시뮬레이션이 실제 입력 값을 주장하기 전에 초기화되지 않은 메모리 값과 회로 입력을 나타냅니다.
HDL 합성 도구는 보통 바이너리 로직에서만 작동하는 회로를 생성합니다.
사용방법'-'
디지털 회선을 설계할 때, 일부 조건은 회로가 실행하는 목적의 범위를 벗어나는 경우가 있습니다.따라서 설계자는 그러한 조건하에서 무슨 일이 일어나든 상관하지 않는다.또한 회로에 대한 입력이 다른 신호에 의해 마스킹되는 상황이 발생하므로 해당 입력 값이 회로 동작에 영향을 주지 않습니다.
이러한 상황에서는 다음과 같이 사용하는 것이 일반적입니다.'X'참조 테이블을 작성할 때 "상관없음"을 나타내는 자리 표시자로 사용되지만 VHDL에서는-"Don't care"는 특히 스테이트 머신 설계와 Karnaugh 맵 심플화에서 흔히 볼 수 있습니다.그'-'값은 최종 회로 설계에 추가 자유도를 제공하므로 일반적으로 [3]회로는 단순화되고 소형화됩니다.
회로 설계가 완료되고 실제 회로가 구축되면'-'값은 더 이상 존재하지 않습니다.그들은 눈에 띄는 존재가 될 것이다.'0'또는'1'값은 최종 설계 최적화에 따라 달라질 수 있습니다.
사용방법'Z'
일부 디지털 디바이스는 출력만으로 3스테이트 로직 형식을 지원합니다.세 가지 상태는 "0", "1" 및 "Z"입니다.
일반적으로 삼단논리[4](National Semiconductor의 상표)라고 불리는 이 로직은 통상적인 참 및 거짓 상태와 논리 출력을 효과적으로 차단하는 세 번째 투명 고임피던스 상태(또는 '오프 상태')로 구성됩니다.이를 통해 여러 로직 출력을 단일 입력에 연결할 수 있으며, 여기서 하나를 제외한 모든 로직 출력을 고임피던스 상태로 전환하여 나머지 출력을 정상적인 이진수로 작동할 수 있습니다.이것은 일반적으로 컴퓨터 메모리 및 기타 유사한 디바이스 뱅크를 공통 데이터 버스에 연결하기 위해 사용됩니다.많은 디바이스는 한 번에 1개만 유효하게 하는 것만으로 같은 채널을 통해 통신할 수 있습니다.
출력은 3가지 상태 중 하나를 가질 수 있지만 입력은 2가지 상태만 인식할 수 있습니다.고임피던스 상태가 사실상 "알 수 없는" 상태라고 주장할 수 있지만, 대부분의 전자 제품에는 고임피던스 상태를 그 자체로 상태로 해석할 수 있는 조항이 없습니다.입력은 "0"과 "1"만 감지할 수 있습니다.
디지털 입력이 분리된 채로 있을 때, 입력에 의해 해석되는 디지털 값은 사용되는 기술의 유형에 따라 달라집니다.TTL 테크놀로지는 신뢰성이 높은 디폴트로 「1」상태가 됩니다.한편 CMOS 기술은 게이트 입력의 캐패시턴스로 인해 해당 입력에 표시되는 이전 상태를 일시적으로 유지합니다.시간이 지남에 따라 누출 전류는 CMOS 입력을 랜덤 방향으로 드리프트시켜 입력 상태를 플립시킬 수 있습니다.CMOS 디바이스의 입력이 절단되면 노이즈가 검출되거나 진동이 발생하거나 공급 전류가 급격히 증가하거나(크라우드바 전력) 디바이스가 완전히 파괴될 수 있습니다.
「 」를 참조해 주세요.
- 네 가지 가치 있는 논리
- IEEE 1364는 (특히) 4개의 값 로직을 정의합니다.
레퍼런스
- ^ a b "VHDL and Logic Synthesis". Retrieved 22 January 2010.
- ^ "IEEE 1164-1993 – IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)". standards.ieee.org. Retrieved 25 September 2018.
- ^ Wakerly, John F (2001). Digital Design Principles & Practices. Prentice Hall. ISBN 0-13-090772-3.
- ^ National Semiconductor (1993), LS TTL Data Book, National Semiconductor Corporation, archived from the original on 9 February 2006, retrieved 19 January 2020
- 1164-1993 – IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Stdlogic1164). 1993. doi:10.1109/IEEESTD.1993.115571. ISBN 0-7381-0991-6.
- D. Michael Miller; Mitchell A. Thornton (2008). Multiple valued logic: concepts and representations. Synthesis lectures on digital circuits and systems. Vol. 12. Morgan & Claypool Publishers. ISBN 978-1-59829-190-2.
