DDR5 SDRAM

DDR5 SDRAM
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DDR5 SDRAM
이중 데이터 전송 속도 5 동기식 동적 랜덤 액세스 메모리
RAM 종류
개발자제덱
유형동기식 동적 랜덤 액세스 메모리
세대5세대
출시일자2020년 7월 14일(2020-07-14)[1]
표준
  • DDR5-4800(PC5-38400)
  • DDR5-7200(PC5-57600)
  • 중간이전율이 존재하다.
[2]
시계율2400–3600 MHz
양도율5기가트랜스퍼/초 단위로
전압1.1 V 공칭(실제 수준은 모듈 내 규제자에 의해 규제됨)
전임자DDR4 SDRAM

Double Data Rate 5 동기식 동적 랜덤 액세스 메모리(DDR5 SDRAM)는 동기식 동적 랜덤 액세스 메모리의 일종이다.기존 DDR4 SDRAM에 비해 DDR5는 전력 소비량을 줄이는 동시에 대역폭을 두 배로 늘릴 계획이었다.[3]당초 2018년을 목표로 한 이 표준은 2020년 7월 14일 출시됐다.[4][1]

DFE(Decision Feedback Equalization)라는 새로운 기능은 더 높은 대역폭과 성능 향상을 위한 I/O 속도 확장성을 가능하게 한다.DDR5는 기존 DDR4보다 더 많은 대역폭을 지원하며, 초당 4.8기가비트가 가능하지만 출시 시점에 배송되지는 않는다.[5]DDR5는 DDR4 및 DDR3와 거의 동일한 대기 시간을 가질 것이다.[6] DDR5는 최대 DIMM 용량을 64GB에서 512GB로 8배 증가시킨다.[7][2] DDR5 또한 DDR4보다 높은 주파수를 가질 것이다.

람부스는 2017년 9월 DDR5 DIMM을 발표했다.[8][9]2018년 11월 15일 SK하이닉스는 1.1V에서 5200 MT/s로 작동하는 최초의 DDR5 RAM 칩의 완성을 발표했다.[10]SK하이닉스는 2019년 2월 예비 DDR5 표준에서 지정한 최고 속도인 6400MT/s 칩을 발표했다.[11]일부 기업은 2019년 말까지 첫 제품을 시장에 내놓을 계획이었다.[12]세계 최초의 DDR5 D램 칩은 SK하이닉스가 2020년 10월 6일 공식 출시했다.[13][14]

노트북과 스마트폰을 위한 별도의 JEDEC 표준 LPDDR5(Low Power Double Data Rate 5)가 2019년 2월 출시됐다.[15]

DDR4에 비해 DDR5는 메모리 전압을 1.1V로 더욱 줄여 전력 소비량을 줄인다.DDR5 모듈은 더 빠른 속도에 도달하기 위해 온보드 전압 조절기를 통합할 수 있지만, 비용이 증가하기 때문에 서버급 및 아마도 고급 소비자 모듈에서만 구현될 것으로 예상된다.[9]DDR5는 모듈당[16] 51.2GB/s의 속도 및 모듈당 2개의 메모리 채널을 지원한다.[17][18]

현재 DDR4를 사용하고 있는 대부분의 사용 사례는 결국 DDR5로 이전할 것이라는 것이 일반적인 예상이다.

삼성전자는 2021년 8월 512GB 7200MHz 램 DIMM을 공개했다.[2]

DIMM 대 메모리 칩

기존 SDRAM 세대에서는 메모리 칩과 패시브 와이어링(더하기 작은 직렬 존재 감지 ROM)으로 구성된 무버퍼 DIMM을 허용한 반면 DDR5 DIMM은 추가적인 능동 회로가 필요하여 인터페이스와 RAM 칩 자체에 대한 DIMM과의 인터페이스가 다르다.

DDR5 DIMM은 12V에서 벌크전원, 3.3V에서 관리 인터페이스전원으로 공급되며,[19][20] 온보드 회로(전원 관리 집적회로[21] 및 관련 패시브 부품)를 사용하여 메모리 칩에 필요한 저전압으로 변환한다.사용 지점에 가까운 최종 전압 조절은 보다 안정적인 전력을 제공하며, CPU 전원 공급 장치용 전압 조절기 모듈의 개발을 반영한다.

DDR4와 달리 모든 DDR5 칩에는 CPU로 데이터를 전송하기 전에 오류를 감지하고 수정하는 ECC가 내장되어 있다.그러나 이는 메모리 모듈에 여분의 데이터 보정 칩이 있는 진정한 ECC 메모리와는 다르다.DDR5의 온디(On-die) 오류 보정은 신뢰성을 향상시키고 칩당 불량률이 낮은 보다 밀도가 높은 RAM 칩을 허용하기 위한 것이다.비 ECC 및 ECC DDR5 DIMM 변종은 여전히 존재한다. ECC 변종에는 CPU에 오류 감지 데이터를 전송하기 위한 여분의 데이터 라인이 있어 CPU가 전송 중에 발생한 오류를 감지하고 수정할 수 있다.[22]

각 DIMM에는 두 개의 독립 채널이 있다.이전의 SDRAM 세대에는 64(비 ECC) 또는 72(ECC) 데이터 라인을 제어하는 CA(명령/주소) 버스 1대가 있었지만, 각 DDR5 DIMM에는 각각 32개(비 ECC) 또는 40개(ECC) 데이터 라인을 제어하는 CA 버스 2대가 있어 총 64개 또는 80개 데이터 라인이 있다.이 4바이트 버스 폭은 최소 버스트 길이 16의 두 배인 16바이트는 x86 마이크로프로세서가 사용하는 캐시 라인 크기와 일치하는 64바이트의 최소 접근 크기를 보존한다.[citation needed]

작전

표준 DDR5 메모리 속도는 초당 4800만 ~ 7200만 전송(PC5-38400 ~ PC5-57600)[2]이다.이전 세대처럼 더 높은 속도가 나중에 추가될 수도 있다.

DDR4 SDRAM과 비교해 최소 버스트 길이는 16개로 2배 늘렸으며, 8번의 전송 후 "버스트 찹" 옵션을 선택했다.주소 지정 범위도 다음과 같이 약간 확장된다.

  • 칩 ID 비트 수는 3개로 최대 8개까지 쌓을 수 있다.
  • 세 번째 은행 그룹 비트(BG2)가 추가돼 최대 8개 은행 그룹이 허용됐다.
  • 은행 그룹당 최대 은행 수는 4개로 유지된다.
  • 최대 128K 행의 행 주소 비트 수는 17개로 유지된다.
  • 칼럼 어드레스 비트(C10)가 1개 더 추가돼 ×4 칩에 최대 8192개 컬럼(1KB 페이지)이 가능하다.
  • 가장 유의하지 않은 3개의 열 주소 비트(C0, C1, C2)를 제거한다. 모든 읽기 및 쓰기는 8의 배수인 열 주소에서 시작해야 한다.
  • 1비트는 확장 문제를 해결하기 위해 네 번째 칩 ID 비트(CID3) 또는 추가 행 주소 비트(R17)로 예약되어 있다.

명령 인코딩

DDR5 명령 인코딩[23][final standard verification needed]
명령 CS 명령/주소(CA) 비트
0 1 2 3 4 5 6 7 8 9 10 11 12 13
활성(활성화)
행 열기		 L L L R0-3행 은행 은행군 칩 CID0–2
H R4-16 행 R17/
CID3
지정되지 않음, 예약됨 L L H V
H V
지정되지 않음, 예약됨 L H L L L V
H V
쓰기 패턴 L H L L H L H 은행 은행군 칩 CID0–2
H V C3-10열 V AP H V CID3
지정되지 않음, 예약됨 L H L L H H V
H V
모드 레지스터 쓰기 L H L H L L 주소 MRA0-7 V
H 데이터 MRD0–7 V CW V
모드 레지스터 읽기 L H L H L H 주소 MRA0-7 V
H V CW V
쓰다 L H L H H L 비엘 은행 은행군 칩 CID0–2
H V C3-10열 V AP WRP V CID3
읽다 L H L H H H 비엘 은행 은행군 칩 CID0–2
H V C3-10열 V AP V CID3
브레프 CA L H H L L L 데이터 V
모두 새로 고침 L H H L L H CID3 V L 칩 CID0–2
동일한 뱅크 새로 고침 L H H L L H CID3 은행 V H 칩 CID0–2
모두 프리차지 L H H L H L CID3 V L 칩 CID0–2
같은 은행 선충전 L H H L H L CID3 은행 V H 칩 CID0–2
프리차지 L H H L H H CID3 은행 은행군 칩 CID0–2
지정되지 않음, 예약됨 L H H H L L V
자동 새로 고침 입력 L H H H L H V L V
전원 차단 입력 L H H H L H V H ODT V
다목적 명령어 L H H H H L 명령 CMD0–7 V
전원 차단 종료,
작동 안 함		 L H H H H H V
선택 취소(작동 안 함) H X
  • 신호 레벨
    • H, high
    • L, low
    • V, 유효함, 낮음 또는 높음
    • X, 상관 없음
  • 논리 레벨
    • 활동적인
    • 비활성
    • 사용되지 않음
  • 컨트롤 비트
    • AP, 자동 충전
    • CW, 제어 단어
    • BL, 버스트 길이 ≠ 16
    • WRP, 부분 쓰기
    • ODT, ODT는 활성화된 상태로 유지됨

명령어 인코딩은 크게 재배열되어 LPDDR4에서 영감을 얻었으며, 명령은 14비트 버스로 1, 2 사이클을 사용하여 전송된다.일부 간단한 명령어(예: 프리차지)는 한 사이클이 걸리는 반면, 주소를 포함하는 명령어(활성화, 읽기, 쓰기)는 두 사이클을 사용하여 28비트의 정보를 포함한다.

또한 LPDDR과 마찬가지로 현재 8개의 13비트 레지스터가 아닌 256개의 8비트 모드 레지스터가 있다.또한 등록된 클록 드라이버 칩에 사용하기 위해 예약한 하나의 레지스터(MR7)가 아닌 완전한 두 번째 모드 레지스터 뱅크가 정의된다(CW 비트를 사용하여 선택됨).

DDR5의 경우 "Write Pattern" 명령은 새로운 것으로, 이는 쓰기 명령과 동일하지만, 범위는 개별 데이터 대신 1바이트 모드 레지스터(기본값은 0으로 설정)의 복사본으로 채워진다.일반적으로 이 작업은 일반 쓰기 작업과 동일한 시간이 걸리지만, 데이터 라인을 구동하지 않으면 에너지가 절약된다.또한, 여러 은행에 대한 쓰기는 명령 버스가 더 일찍 해제됨에 따라 더 밀접하게 저장될 수 있다.

다목적 명령어에는 데이터 버스 교육 및 교정을 위한 다양한 하위 명령이 포함되어 있다.

지원

인텔

12세대 알더레이크 CPU는 DDR5와 DDR4를 모두 지원하지만 보통 마더보드에 둘 중 하나에 DIMM 소켓만 있다.DDR4와 DDR5를 동시에 지원하지 않는 인텔의 H610 칩셋이 탑재된 메인보드가 있다.[24]

유출된 슬라이드는 인텔의 2022년 사파이어 래피드스 프로세서에 대한 계획된 DDR5 지원을 보여준다.[25]

AMD

DDR5와 LPDDR5는 AMD의 Ryzen 6000 시리즈 모바일 APU가 지원하며, Zen 3+ 아키텍처로 구동된다.

유출된 내부 AMD 로드맵에 2022년 Zen 4 CPU에 대한 DDR5 지원이 담긴 것으로 알려졌다.[26]

참조

  1. ^ a b Smith, Ryan (July 14, 2020). "DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond". AnandTech. Retrieved July 15, 2020.
  2. ^ a b c d https://www.techtimes.com/articles/264440/20210822/samsung-ddr5-ram-7200-mhz.htm
  3. ^ Manion, Wayne (March 31, 2017). "DDR5 will boost bandwidth and lower power consumption". Tech Report. Retrieved April 1, 2017.
  4. ^ Cunningham, Andrew (March 31, 2017). "Next-generation DDR5 RAM will double the speed of DDR4 in 2018". Ars Technica. Retrieved January 15, 2018.
  5. ^ "New DDR5 SDRAM standard supports double the bandwidth of DDR4". AppleInsider. Retrieved July 21, 2020.
  6. ^ Dr. Ian Cutress. "Insights into DDR5 Sub-timings and Latencies". Anandtech.
  7. ^ "DDR5 vs DDR4 – All the Design Challenges & Advantages".
  8. ^ Lilly, Paul (September 22, 2017). "DDR5 memory is twice as fast as DDR4 and slated for 2019". PC Gamer. Retrieved January 15, 2018.
  9. ^ a b Tyson, Mark (September 22, 2017). "Rambus announces industry's first fully functional DDR5 DIMM - RAM - News". hexus.net.
  10. ^ Malakar, Abhishek (November 18, 2018). "SK Hynix Develops First 16 Gb DDR5-5200 Memory Chip". Archived from the original on March 31, 2019. Retrieved November 18, 2018.
  11. ^ Shilov, Anton. "SK Hynix Details DDR5-6400". www.anandtech.com.
  12. ^ "SK Hynix, Samsung Detail the DDR5 Products Arriving This Year". Tom's Hardware. February 23, 2019.
  13. ^ "SK hynix Launches World's First DDR5 DRAM". www.hpcwire.com.
  14. ^ "SK hynix: DDR5 DRAM Launches". businesskorea.co.kr. October 7, 2020.
  15. ^ "JEDEC Updates Standard for Low Power Memory Devices: LPDDR5" (Press release). JEDEC. February 19, 2019.
  16. ^ Lilly, Paul (September 22, 2017). "DDR5 memory is twice as fast as DDR4 and slated for 2019". PC Gamer.
  17. ^ "What We Know About DDR5 So Far". Tom's Hardware. June 7, 2019.
  18. ^ "DDR5 - The Definitive Guide!". April 27, 2019.
  19. ^ "P8900 PMIC for DDR5 RDIMMs and LRDIMMs". Renesas. Retrieved July 19, 2020.
    "P8911 PMIC for Client DDR5 Memory Modules". Renesas. Retrieved July 19, 2020.
  20. ^ "DDR5 SDRAM RDIMM Based on 16Gb M-die" (PDF). SK Hynix. p. 7. Archived from the original (PDF) on October 29, 2021. Retrieved October 29, 2021. VIN_BULK[:] 12 V power input supply pin to the PMIC. VIN_MGMT[:] 3.3 V power input supply pin to the PMIC for VOUT_1.8V & VOUT_1.0V LDO output,side band management access, internal memory read opera- tion.
  21. ^ 미국 특허 10769082, 파텔, 슈웨탈 아르빈드; 장, 앤디&멍, 원제스 외, "DDR5 PMIC 인터페이스 프로토콜 및 운영"은 Integrated Device Technology, Inc.에 할당된 2019-11-07을 발행했다.
  22. ^ Cutress, Ian, Why DDR5 does NOT have ECC (by default), retrieved August 7, 2021
  23. ^ "DDR5 Full Spec Draft Rev0.1" (PDF). JEDEC committee JC42.3. December 4, 2017. Retrieved July 19, 2020.
  24. ^ https://www.computerbase.de/2022-03/intel-h610-ddr4-ddr5-speicher/
  25. ^ Verheyde 2019-05-22T16:50:03Z, Arne (May 22, 2019). "Leaked Intel Server Roadmap Shows DDR5, PCIe 5.0 in 2021, Granite Rapids in 2022". Tom's Hardware.
  26. ^ "HW News - Supercomputer Cryptomining Malware, DDR5 & AMD, Ryzen 3 1200 AF". Gamers Nexus.

외부 링크