XOR 게이트

입력		산출량
A	B	A XOR B
0	0	0
0	1	1
1	0	1
1	1	0

CMOS XOR 게이트

XOR 게이트(EOR, EXOR, EXOR, Exclusive OR로 발음되는 경우도 있음)는 참 입력 수가 홀수일 때 참(1 또는 HIGH) 출력을 제공하는 디지털 로직 게이트입니다.XOR 게이트는 수학 로직에서 배타적 또는 $(\displaystyle\nleftarrow$ 을 구현합니다. 즉, 게이트에 대한 입력 중 하나만이 참일 경우 참 출력이 됩니다.두 입력이 모두 false(0/LOW)이거나 둘 다 true이면 false 출력이 됩니다.XOR은 부등함수를 나타냅니다.즉, 입력이 동일하지 않으면 출력이 true입니다.XOR를 기억하는 방법은 "둘 다 없어도 둘 중 하나가 있어야 한다"입니다.

XOR은 추가 모듈 2로도 볼 수 있습니다.그 결과 XOR 게이트는 컴퓨터에서 바이너리 덧셈을 구현하기 위해 사용됩니다.하프 가산기는 XOR 게이트와 AND 게이트로 구성됩니다.다른 용도로는 감산기, 대조기 및 제어 ^[1]인버터가 있습니다.

$A\cdot {\overline {B}}+{\overline {A}}\cdot B$ A $A\cdot {\overline {B}}+{\overline {A}}\cdot B$ B $A\cdot {\overline {B}}+{\overline {A}}\cdot B$ + $A\cdot {\overline {B}}+{\overline {A}}\cdot B$ $A\cdot {\overline {B}}+{\overline {A}}\cdot B$ B $b$ B \ $cdot$ { $B$ } + { \ $overline { A$ $(A+B)\cdot ({\overline {A}}+{\overline {B}})$ } $(A+B)\cdot ({\overline {A}}+{\overline {B}})$ （ A + $(A+B)\cdot ({\overline {A}}+{\overline {B}})$ { $display$ $style$ $( A$ + B ) \ $cdot$ { $overline { B$ } } { } { } { } { }XOR의 동작은 오른쪽에 표시된 진실 표에 요약되어 있습니다.

기호

XOR 게이트에는 기존의 ANSI 및 DIN 기호와 IEC 기호의 세 가지 도식 기호가 있습니다.경우에 따라서는 DIN 기호가 ≢ 대신 instead과 함께 사용됩니다.자세한 내용은 로직 게이트 기호를 참조하십시오.


ANSI XOR 개략도		IEC XOR 개략도 기호		DIN XOR 도식 기호

로직 기호 ,, Jpq 및 can는 대수식에서의 XOR 연산을 나타내기 위해 사용할 수 있습니다.

C와 유사한 언어에서는 캐럿 기호 ^을 사용하여 비트 단위 XOR을 나타냅니다(캐럿은 기호의 유사성에 관계없이 이들 언어에서 논리 결합(AND)을 나타내지 않습니다).

패스게이트 로직 배선

XOR 게이트는 MOSFET를 사용하여 구성할 수 있습니다.XOR ^[2]^[3]^[4]^[5]^[6]게이트의 패스 트랜지스터 로직 실장도를 다음에 나타냅니다.

XOR 게이트의 전송 게이트 논리 배선

참고: "Rss" 저항기는 "A" 및 "B"에서 출력으로 직접 전류를 전환하는 것을 방지합니다.입력 A 및 B를 제공하는 회로가 적절한 구동 기능을 가지고 있지 않으면 출력이 레일에서 레일로 흔들리지 않거나 심각하게 슬루 레이트가 제한될 수 있습니다.또한 "Rss" 저항기는 Vdd에서 접지까지의 전류를 제한하여 트랜지스터를 보호하고 트랜지스터가 상태 간에 전환 중일 때 에너지를 절약합니다.

해석적 표현

$f(a,b)=a+b-2ab$ ( $f(a,b)=a+b-2ab$ , $f(a,b)=a+b-2ab$ ) $=$ + $f(a,b)=a+b-2ab$ - $f(a,b)=a+b-2ab$ $f(a,b)=a+b-2ab$ {\ $displaystyle$ f $(a,$ b)= $a+b-2ab}$ 는 $f(a,b)=a+b-2ab$ XOR 게이트를 해석적으로 표현한 것입니다.

$f(0,0)=0+0-2\cdot 0\cdot 0=0$
$f(0,1)=0+1-2\cdot 0\cdot 1=1$
$f(1,0)=1+0-2\cdot 1\cdot 0=1$
$f(1,1)=1+1-2\cdot 1\cdot 1=0$

$f(a,b)=|a-b|$ ( a $f(a,b)=|a-b|$ , $f(a,b)=|a-b|$ ) $=$ - $f(a,b)=|a-b|$ { $displaystyle f(a,$ b)= $a-b }$ 는 $f(a,b)=|a-b|$ 대체 해석 표현이다.

대체 수단

3개의 혼합 게이트를 사용하는 XOR 게이트 회로

특정 유형의 게이트를 사용할 수 없는 경우 사용 가능한 다른 게이트에서 동일한 기능을 구현하는 회로를 구성할 수 있습니다.XOR 기능을 실행하는 회로는 XNOR 게이트에 이은 NOT 게이트에서 트라이얼하게 구성할 수 있다.( $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ B $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ ) + ( ${\$ $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ ) \ $display style$ ( A \ cdot \ $overline$ { B $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ } ) + ( { \ $overline$ { $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ A $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ } \ $cdot$ B $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ ) $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ , the 、 AND 또는 NOT 게이트를 사용하여 XOR 게이트 회선을 직접 구축할 수 있습니다.단, 이 접근법에는 3종류의 게이트가 5개 필요합니다.

다른 게이트를 사용할 수 있는 경우 부울대수를 적용하여 변환 $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ B $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ ) $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ + ( $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ ) $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ ( $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ + $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ ) $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ ( $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ ) \ $display$ style ( A \ $cdot$ \ overline { B $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})$ } + { \ cdot { $A$ } + { A } \ $CDIVA ）$ 。et $(A+B)\cdot {\overline {(A\cdot B)}}$ ( $(A+B)\cdot {\overline {(A\cdot B)}}$ + $(A+B)\cdot {\overline {(A\cdot B)}}$ ) $(A+B)\cdot {\overline {(A\cdot B)}}$ $(A+B)\cdot {\overline {(A\cdot B)}}$ （ A $(A+B)\cdot {\overline {(A\cdot B)}}$ B $(A+B)\cdot {\overline {(A\cdot B)}}$ ） $、$ \ $displaystyle ( A$ + $B$ ) \ $cdot { overline$ { ( A \ cdot $(A+B)\cdot {\overline {(A\cdot B)}}$ B ) $(A+B)\cdot {\overline {(A\cdot B)}}$ 。오른쪽과 같이3개의 게이트만 사용하여 구현할 수 있습니다.

XOR 게이트 회로는 4개의 NAND 게이트에서 만들 수 있습니다.실제로 낸드와 NOR 게이트는 모두 이른바 '유니버설 게이트'로, 낸드 논리 또는 NOR 논리만으로 논리 함수를 구성할 수 있습니다.4개의 NAND 게이트가 NOR 게이트로 대체되면 XNOR 게이트가 생성되며, XOR 게이트는 출력 또는 입력 중 하나(예: 5번째 NOR 게이트)를 반전시켜 XOR 게이트로 변환할 수 있습니다.

원하는 게이트	NAND 구조	NOR 구조

대체 배치로는 ( $(A+B)\cdot ({\overline {A}}+{\overline {B}})$ + $(A+B)\cdot ({\overline {A}}+{\overline {B}})$ ) ( $(A+B)\cdot ({\overline {A}}+{\overline {B}})$ + B ) $(A+B)\cdot ({\overline {A}}+{\overline {B}})$ \ $displaystyle (A$ + $B$ ) \ $cdot$ ( \ $overline$ { A } + { \ $overline$ { B $}$ ） $(A+B)\cdot ({\overline {A}}+{\overline {B}})$ ( ( that that that that that ( ( that that that that that that that an ( ( ( ( an an an an an an an an an an an an ( an ( ( ( ( ( ( ( ( (ruction ( ( ( ( an an an an an （ A + B ) $(A+B)\cdot ({\overline {A}}+{\overline {B}})$ ( an an an an an an an an an an an an ( ( ( ( ( ( ( ( ( ( ( ( ( ( ( ( ( ( (또 하나의 대체 배열은 ( $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ B $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ ) $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ + ( $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ ) \ $displaystyle$ ( A \ $cdot$ \ $overline$ { $B$ } ) + ( { \ $overline$ { $A$ } \ $cdot$ B $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ ) $(A\cdot {\overline {B}})+({\overline {A}}\cdot B)$ 에서의 함수 구성을 강조하는 토폴로지의 5개의 NAND 게이트입니다.

원하는 게이트	NAND 구조	NOR 구조

NAND 구조의 경우, 상부 배열은 더 적은 수의 게이트를 필요로 합니다.NOR 구성의 경우, 낮은 배열은 짧은 전파 지연(입력 변경과 출력 변경 사이의 시간 지연)의 이점을 제공합니다).

3개 이상의 입력

"exclusive or"라는 이름의 문자 그대로 해석 또는 IEC 직사각형 기호의 관찰은 추가 입력에 의한 정확한 동작에 대한 문제를 제기한다.논리 게이트가 3개 이상의 입력을 수용하고 이들 입력 중 정확히 하나가 참일 경우 실제 출력은 원핫 검출기가 된다(실제로 이는 2개의 입력에 대해서만 해당).그러나 실제로 이러한 방식으로 구현되는 경우는 거의 없습니다.

일반적으로 후속 입력은 바이너리 배타적 연산의 캐스케이드를 통해 적용되는 것으로 간주됩니다.첫 번째 2개의 신호는 XOR 게이트에 공급되고, 그 다음 게이트의 출력은 세 번째 신호와 함께 두 번째 XOR 게이트에 공급되며, 나머지 신호도 마찬가지입니다.그 결과 입력 시 1의 수가 홀수일 경우 1을 출력하고 착신 1의 수가 짝수일 경우 0을 출력하는 회로가 됩니다.이를 통해 패리티 발생기 또는 모듈로-2 가산기로 실질적으로 유용합니다.

예를 들어 74LVC1G386 마이크로칩은 3입력 로직게이트로서 애드버타이즈되어 패리티 ^[7]발생기를 실장한다.

적용들

하프 가산기 회로 다이어그램 예시

전체 가산기 회로 다이어그램 예시

XOR 게이트와 AND 게이트는 VLSI 애플리케이션에서 ^[8]가장 많이 사용되는 구조입니다.

추가 사용

XOR 로직 게이트는 임의의 2비트를 합산하여 1비트를 출력하는 1비트 가산기로 사용할 수 있습니다.예를 들어 2진수에서 1 더하기 1을 더하면 2비트 응답인 10(10진수에서는 2)이 예상됩니다.이 출력의 후행 합계 비트는 XOR로 이루어지므로 앞의 반송 비트는 AND 게이트로 계산됩니다.이것은 Half Adders의 주요 원칙이다.약간 큰 풀가더 회선은 긴 바이너리 숫자를 추가하기 위해 체인으로 접속할 수 있습니다.

의사 난수 발생기

의사랜덤번호(PRN) 발생기, 특히 선형피드백시프트레지스터(LFSR)는 배타적 또는 연산의 관점에서 정의된다.따라서 XOR 게이트를 적절히 설정하면 난수를 생성하기 위해 선형 피드백 시프트 레지스터를 모델링할 수 있습니다.

상관관계 및 시퀀스 검출

양쪽 입력이 일치하면 XOR 게이트는 0을 생성합니다.매우 긴 데이터 시퀀스에서 특정 비트 패턴 또는 PRN 시퀀스를 검색할 때 일련의 XOR 게이트를 사용하여 데이터 시퀀스의 비트 문자열을 대상 시퀀스와 병렬로 비교할 수 있습니다.그런 다음 0 출력의 수를 카운트하여 데이터 시퀀스가 타깃시퀀스와 얼마나 잘 일치하는지 판단할 수 있습니다.콜리레이터는 CDMA 리시버나 디코더등의 많은 통신 디바이스에서 에러 수정이나 채널코드용으로 사용됩니다.CDMA 수신기에서 상관기는 PRN 시퀀스의 조합 집합에서 특정 PRN 시퀀스의 극성을 추출하기 위해 사용된다.

데이터 시퀀스 1110100101에서 11010을 찾는 콜리레이터는 일치수(제로)를 카운트하면서 가능한 모든 오프셋에서 수신 데이터 비트를 타깃시퀀스와 비교합니다.

1110100101 (데이터) 11010 (타깃) 00111 (XOR) 2 제로비트 1110100101 11010 00000 5 제로비트 1110100101 11010 2 제로비트 1110100101 110101 2 제로비트 11101001 1101 01000 4 제로비트 오프셋:---:---2 3 4 5

이 예에서는 타깃시퀀스가 1비트 오프셋되고 5비트가 모두 일치할 때 최적의 일치가 발생합니다.오프셋이 5비트일 경우 시퀀스는 그 역행렬과 정확히 일치합니다.XOR 게이트 뱅크에서 나오는 1과 0의 수의 차이를 보면 어디서 시퀀스가 발생하는지, 반전되지 않았는지 쉽게 알 수 있다.긴 시퀀스는 짧은 시퀀스에 비해 검출이 용이합니다.

위상 검출기

XOR 게이트는 단순한 위상 ^[9]^{: 425}검출기에서 사용할 수 있습니다.

「」를 참조해 주세요.

레퍼런스

^ Fletcher, William (1980). An engineering approach to digital design. Prentice-Hall. p. 98. ISBN 0-13-277699-5.
^ "CMOS에서의 조합 로직 게이트 설계" 페이지 233
^ '트랜스미션 게이트 XOR' 2017-08-16 웨이백 머신에 보관.
^ "송신 게이트 XOR(타이니 XOR)" ([1] 경유)
^ "그림 3, 배타적 OR 및 XNOR 게이트"
^ "패스 트랜지스터 논리: 변속기 게이트 XOR" (11페이지)
^ 74LVC1G386 Wayback Machine 데이터 시트로 2009-12-29 아카이브 완료
^ "Comparison of different design techniques of XOR & AND gate using EDA simulation tool". XOR & AND gates are most important basic building blocks of any VLSI applications.
^ Rabaey, Jan M. (1996). Digital integrated circuits : a design perspective. Upper Saddle River, N.J.: Prentice-Hall. ISBN 978-0-13-178609-7.

[1] Fletcher, William (1980). An engineering approach to digital design. Prentice-Hall. p. 98. ISBN 0-13-277699-5.

[2] "CMOS에서의 조합 로직 게이트 설계" 페이지 233

[3] '트랜스미션 게이트 XOR' 2017-08-16 웨이백 머신에 보관.

[4] "송신 게이트 XOR(타이니 XOR)" ([1] 경유)

[5] "그림 3, 배타적 OR 및 XNOR 게이트"

[6] "패스 트랜지스터 논리: 변속기 게이트 XOR" (11페이지)

[74LVC1G386-7] 74LVC1G386 Wayback Machine 데이터 시트로 2009-12-29 아카이브 완료

[8] "Comparison of different design techniques of XOR & AND gate using EDA simulation tool". XOR & AND gates are most important basic building blocks of any VLSI applications.

[9] Rabaey, Jan M. (1996). Digital integrated circuits : a design perspective. Upper Saddle River, N.J.: Prentice-Hall. ISBN 978-0-13-178609-7.

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]

[9]

v t 논리 접속
tautology / true $©$ (\ $style \top$ )
대체 거부(낸드 게이트) $↑$ {\ $displaystyle \uparrow}$ 반대 의미 ${\displaystyle\왼쪽 화살표}$ 의미(IMPLY 게이트) $→$ {\ $displaystyle\right$ 화살표 $}$ 분리(OR 게이트) $†$ {\ $displaystyle \lor}$
부정(NOT 게이트) $†$ {\ $displaystyle \neg}$ Exclusive 또는 (XOR 게이트) ${\$ \ $displaystyle$ \ not \ $left$ right arrow $}$ 바이콘디셔널(XNOR 게이트) $↔$ {\ $displaystyle\left$ arrow $}$ 문(디지털 버퍼)
공동 거부(NOR 게이트) $↓$ {\ $displaystyle\down$ 화살표 $}$ 비복제(NIMPLY 게이트) $\nrightarrow$ † {\ $displaystyle \nrightarrow}$ 비복제 변환 ${\displaystyle\n왼쪽 화살표}$ 접속사(AND 게이트) $»$ {\ $displaystyle\land}$
모순/거짓 $»$ { $displaystyle \bot}$
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