SPARC64 V

SPARC64 V
SPARC64 V
일반 정보
시작됨2001
설계자후지쓰
퍼포먼스
최대 CPU 클럭 속도1.10GHz ~ 1.35GHz
건축과 분류
명령 집합SPARC V9
물리적 사양
코어스
  • 1

SPARC64 V(Zeus)는 Fujitsu가 설계한 SPARC V9 마이크로프로세서다.[1]SPARC64 V는 서버용, 그리고 나중에는 슈퍼컴퓨터를 위해 설계된 일련의 연속적인 프로세서의 기초가 되었다.

서버 시리즈는 SPARC64 V+, VI+, VII, VII+, X, X+ 및 XII이다.SPARC64 VI와 VII+까지의 승계자는 Fujitsu and Sun (Later Oracle) SPARC Enterprise M-Series 서버에서 사용되었다.서버 외에도 SPARC64 VII의 버전이 상용화된 Fujitsu FX1 슈퍼 컴퓨터에서도 사용되었다.SPARC64 XII는 2017년 10월 현재 최신 서버 프로세서로 Fujitsu와 Oracle M12 서버에서 사용되고 있다.

슈퍼컴퓨터 시리즈는 SPARC64 VII를 기반으로 하며 SPARC64 VIIfx, IXfx, XIFx이다.SPARC64 VIIIfx는 K 컴퓨터에서, SPARC64 IXfx는 시중에서 구할 수 있는 PRIMHPC FX10에서 사용되었다.SPARC64 XIfx는 2016년 7월 현재 최신 슈퍼컴퓨터 프로세서로 후지쯔 PRIMEHPC FX100 슈퍼컴퓨터에 사용되고 있다.

역사

In the late 1990s, HAL Computer Systems, a subsidiary of Fujitsu, was designing a successor to the SPARC64 GP as the SPARC64 V. First announced at Microprocessor Forum 1999, the HAL SPARC64 V would have operated 1 GHz and had a wide superscalar organization with superspeculation, an L1 instruction trace cache, a small but very fast 8 KB L1 data cac지시사항과 데이터를 위해 L2 캐시를 분리한다.그것은 6단계의 구리 인터커넥트를 가진 0.17 μm CMOS 공정인 Fujitsu의 CS85 공정에서 설계되었으며, 380 mm2 die에 6,500만 트랜지스터로 구성되었을 것이다.당초 후지쯔 그란파워 서버에서는 2001년 말 출시 예정이었으나, 2001년 중반에 Fujitsu에 의해 HAL이 폐쇄되면서 취소되었고, Fujitsu 설계로 대체되었다.[2]

최초의 후지쯔 SPARC64 Vs는 2001년 12월에 제작되었다.[3]1.1~1.35GHz로 작동했다.후지쓰의 2003년 SPARC64 로드맵에 따르면 2003년 말이나 2004년 초에 출시할 1.62GHz 버전을 계획했으나 SPARC64 V+[4]에 유리하게 취소됐다.SPARC64 V는 Fujitsu가 PRIMEPOWER 서버에서 사용하였다.

SPARC64 V는 마이크로프로세서 포럼 2002에서 처음 발표되었다.[5]도입 당시 SPARC와 64비트 서버 프로세서 중 클럭 주파수가 가장 높았고 SPARC 프로세서의 SPEC 등급도 가장 높았다.[5]

설명

SPARC64 V는 4가지 이슈의 슈퍼칼라 마이크로프로세서로, 순서가 맞지 않는 실행이다.Fujitsu GS8900 메인프레임 마이크로프로세서를 기반으로 했다.[6]

파이프라인

SPARC64 V는 첫 번째 단계에서 명령 캐시에서 최대 8개의 명령을 가져와 48개의 입력 명령 버퍼에 배치한다.다음 단계에서는 이 버퍼에서 네 가지 지침을 취하여 디코딩하고 해당 예비역에 발행한다.SPARC64 V에는 6개의 예비 스테이션이 있으며, 2개는 정수 유닛을 제공하는 것이고, 1개는 주소 생성기를 위한 것이고, 2개는 부동 소수점 유닛을 위한 것이고, 1개는 분기 명령을 위한 것이다.각 정수, 주소 생성기 및 부동소수점 장치에는 8-입력 예비역이 있다.각 예비역들은 실행부대로 명령을 파견할 수 있다.어떤 지시가 먼저 파견되는지는 피연산자의 가용성과 그 연대에 따라 달라진다.오래된 지침은 새로운 것보다 더 높은 우선순위가 주어진다.예비역에서는 투기적으로 지시를 내릴 수 있다.즉, 피연산자가 아직 사용 가능하지 않지만 실행이 시작될 때 수행단위로 명령을 발송할 수 있다.6단계에서는 최대 6개의 지침이 전송된다.

읽기 등록

레지스터 파일은 7단계 동안 읽힌다.SPARC 아키텍처는 정수 및 부동 소수점 명령에 대한 별도의 레지스터 파일을 가지고 있다.정수 레지스터 파일에는 8개의 레지스터 창이 있다.JWR(Joint Work Register)은 64개의 항목을 포함하고 있으며 8개의 읽기 포트와 2개의 쓰기 포트가 있다.JWR에는 8개의 레지스터 창, 이전, 현재 및 다음 레지스터 창의 하위 집합이 포함되어 있다.그것의 목적은 마이크로프로세서가 더 높은 클럭 주파수에서 작동할 수 있도록 레지스터 파일의 크기를 줄이는 것이다.부동 소수점 레지스터 파일은 64개의 항목을 포함하고 있으며 6개의 읽기 포트와 2개의 쓰기 포트가 있다.

실행

사형집행은 9단계에서 시작한다.실행 단위는 6개, 정수는 2개, 하중은 2개, 저장소는 2개, 부동점은 2개가 있다.[7]두 정수 실행 단위는 EXA와 EXB로 지정된다.둘 다 산술 논리 단위(ALU)와 교대 단위를 가지고 있지만, EXA만이 곱셈과 나눗셈 단위를 가지고 있다.부하와 저장소는 AGA와 AGB로 지정된 두 개의 주소 생성기(AG)에 의해 실행된다.이들은 가상 주소 계산에 사용되는 간단한 ALU이다.

두 개의 부동 소수점 단위(FPU)는 FLA와 FLB로 지정된다.각 FPU에는 Adder와 승수가 포함되지만 FLA에만 그래픽 장치가 부착되어 있다.그들은 더하기, 빼기, 곱하기, 나누기, 제곱근, 곱하기-추가 명령을 실행한다.SPARC64 VI와 달리 SPARC64 V는 별도의 곱셈과 추가 연산을 통해 곱셈-add를 수행하므로 최대 2개의 반올림 오류가 발생한다.[8]그래픽 유닛은 VIS(Visual Instruction Set) 지침, 단일 명령 집합, 다중 데이터(SIMD) 지침을 실행한다.반복 알고리즘을 사용하여 실행되는 분할 및 제곱근을 제외한 모든 지시사항은 파이프라인으로 되어 있다.FMA 지침은 피연산자 레지스터에서 피연산자 3명을 판독하고 피연산자 2명과 피연산자 3명을 곱한 후 결과 및 세 번째 피연산자를 부록에 전달하고 이들을 추가하여 최종 결과를 도출하는 방식으로 구현된다.

실행 단위 및 로드의 결과는 레지스터 파일에 기록되지 않는다.프로그램 순서를 유지하기 위해 버퍼를 업데이트하기 위해 작성되며, 버퍼가 커밋될 때까지 상주한다.SPARC64 V에는 정수 및 부동 소수점 단위에 대한 별도의 업데이트 버퍼가 있다.두 명 모두 각각 32명의 참가자가 있다.정수 레지스터에는 8개의 읽기 포트와 4개의 쓰기 포트가 있다.쓰기 포트의 절반은 정수 실행 단위의 결과에 사용되고 나머지 절반은 부하에 의해 반환된 데이터에 의해 사용된다.부동 소수점 업데이트 버퍼에는 6개의 읽기 포트와 4개의 쓰기 포트가 있다.

커밋은 빠르면 10단계에서 이루어진다.SPARC64 V는 사이클당 최대 4개의 지침을 커밋할 수 있다.11단계에서는 결과가 레지스터 파일에 기록되고, 그 곳에서 소프트웨어가 볼 수 있게 된다.[9]

캐시

SPARC64 V는 2-레벨 캐시 계층 구조를 가지고 있다.첫 번째 레벨은 명령 캐시와 데이터 캐시로 구성된다.두 번째 레벨은 온 다이 유니파이드 캐시로 구성된다.

레벨 1(L1) 캐시는 각각 128KB의 용량을 가진다.둘 다 양방향 집합 연관성이 있으며 64바이트 라인 크기를 가지고 있다.그들은 사실상 색인화되었고 신체적으로 태그가 붙었다.명령 캐시는 256비트 버스를 통해 액세스된다.데이터 캐시는 128비트 버스 2대로 액세스된다.데이터 캐시는 32비트 경계에 의해 분리된 8개의 은행으로 구성된다.그것은 다시 쓰기 정책을 사용한다.데이터 캐시는 자체 128비트 단방향 버스를 사용하여 L2 캐시에 기록한다.

2단계 캐시의 용량은 1, 2MB이며, 설정된 연관성은 용량에 따라 달라진다.

시스템 버스

마이크로프로세서는 260MHz에서 작동하는 128비트 시스템 버스를 가지고 있다.버스는 단일 데이터 전송 속도(SDR) 또는 이중 데이터 전송 속도(DDR)의 두 가지 모드로 작동할 수 있으며, 각각 4.16 또는 8.32 GB/s의 최대 대역폭을 제공한다.

물리적인

SPARC64 V는 1억 9천 1백만 개의 트랜지스터로 구성되었으며, 이 중 1천 9백만 개가 논리 회로에 포함되어 있다.[10]0.13 μm,[11] 8단 구리 금속화, 절연체(SOI) 상의 보완 금속-산화-반도체(CMOS) 실리콘 공정에서 제작되었다.주사위는 290mm의 주사위 면적에2 대해 18.14mm x 15.99mm로 측정되었다.[10]

전기적

1.3GHz에서 SPARC64 V는 34.7W의 전력 소모를 가진다.[10]SPARC64 V를 사용하는 Fujitsu PrimePower 서버는 마이크로프로세서가 1.35GHz에서 작동할 수 있도록 약간 높은 전압을 공급한다.전원 공급 전압과 작동 주파수가 증가하여 전력 소산이 45W까지 증가하였다.[12]

SPARC64 V+

SPARC64 V+
일반 정보
시작됨2004
설계자후지쓰
퍼포먼스
최대 CPU 클럭 속도1.65GHz ~ 2.16GHz
건축과 분류
명령 집합SPARC V9
물리적 사양
코어스
  • 1

SPARC64 V+는 코드명 "올림픽 B"인 SPARC64 V의 추가 개발이다. SPARC64 V에 대한 개선사항은 1.82–2.16 GHz의 높은 클럭 주파수와 3 또는 4 MB L2 캐시를 포함했다.[1]

1.89GHz 버전인 최초의 SPARC64 V+는 2004년 9월 후지쯔 프라임파워 650, 850에 선적되었다.2004년 12월, 1.82GHz 버전이 프라임파워 2500에 선적되었다.이 버전에는 3MB L2 캐시가 있다.[13]2006년 2월에는 프라임파워 250과 450에 3MB L2 캐시가 탑재된 1.65와 1.98GHz 버전, 4MB L2 캐시가 탑재된 2.08과 2.16GHz 버전 등 4가지 버전이 출시되었다.[14]

294.25mm 면적에2 대해 18.46mm x 15.94mm 다이 위에 약 4억 개의 트랜지스터가 들어 있었다.구리 인터커넥트 10레벨로 90nm CMOS 공정에서 제작되었다.[6]

SPARC64 6세

SPARC64 6세
일반 정보
시작됨2007
퍼포먼스
최대 CPU 클럭 속도2150 - 2400
캐시
L1 캐시코어당 128KB
L2 캐시코어당 4-6MB
건축과 분류
지침들SPARC V9
물리적 사양
트랜지스터
  • 90nm 트랜지스터
코어스
  • 2
역사
전임자SPARC64 V+
후계자SPARC64 7세

SPARC64 VI, 코드명 올림푸스-C는 SPARC64 V+를 계승한 2코어 프로세서(최초의 멀티코어 SPARC64 프로세서)이다.Fujitsu가 90nm, 10단 구리, 절연체(SOI) CMOS 실리콘 공정으로 제작해, 다이 위에 코어 2개와 L2 캐시를 통합할 수 있게 했다.각 코어는 수정된 SPARC64 V+ 프로세서가 있다.주요 개선 사항 중 하나는 후지쯔가 수직 다중 스레딩(VMT)이라고 부른 양방향 굵은 스레딩(CMT)을 추가한 것이다.실행 중인 스레드는 시간 공유에 의해 결정되거나, 스레드가 긴 지연 시간 연산을 실행 중인 경우, 실행은 다른 스레드로 전환된다.[15]CMT를 추가하기 위해서는 프로그램 카운터와 제어장치, 정수 및 부동 소수점 레지스터의 복제가 필요하므로 각 스레드에 대해 각각 한 세트가 있다.부동 소수점 퓨즈 곱하기(FMA) 명령도 추가되었는데, SPARC 프로세서가 최초로 추가되었다.[8]

코어는 6MB 온디아이 유니파이드 L2 캐시를 공유한다.L2 캐시는 12방향 집합 연관성이 있으며 256바이트 회선을 가지고 있다.캐시는 256비트 읽기 버스와 128비트 쓰기 버스, 두 개의 단방향 버스를 통해 액세스된다.SPARC64 VI에는 새로운 시스템 버스인 목성 버스가 있다.SPARC64 VI는 5억 4천만 개의 트랜지스터로 구성되었다.다이 크기는 가로 20.38mm, 세로 20.67mm(421.25mm2)이다.

SPARC64 VI는 원래 후지쯔의 PrimePower 서버에 2004년 중반에 도입될 예정이었다.프라이머파워스 개발은 2004년 6월 후지쓰와 선마이크로시스템스가 APL(Advanced Product Line)이라는 새로운 서버에서 협업하겠다고 발표한 뒤 무산됐다.이 서버들은 2006년 중반에 도입될 예정이었으나 SPARC Enterprise로 도입된 2007년 4월까지 도입이 지연되었다.SPARC 엔터프라이즈에 탑재된 SPARC64 VI 프로세서는 5MB L2 캐시가 탑재된 2.15 GHz 버전과 6MB L2 캐시가 탑재된 2.28 및 2.4 GHz 버전이었다.[16]

SPARC64 7세

코드명 목성인 SPARC64 VII(이전에는 SPARC64 VI+[17]로 불렸던 SPARC64 VI+)[18]는 2008년 7월에 발표된 SPARC64 VI의 추가 개발이다.[18]그것은 쿼드 코어 마이크로프로세서다.각 코어는 양방향 동시 멀티스레딩(SMT)이 가능해 후지쯔가 VMT(수직 멀티스레딩)라고 부르는 양방향 굵은 그레이드 멀티스레딩을 대체한다.따라서 8개의 스레드를 동시에 실행할 수 있다.[19]다른 변경사항에는 더 많은 RAS 기능이 포함되어 있다; 정수 레지스터 파일은 현재 ECC에 의해 보호되고 있으며, 오류 검사기의 수는 3,400명 정도로 증가했다.6억 개의 트랜지스터로 구성되며, 크기는 21.31mm × 20.86mm(444.63mm2)이며, 65nm CMOS인 구리 인터커넥트 공정에서 후지쓰가 제작한다.

SPARC64 VII는 SPARC Enterprise에 포함되었다.전작인 SPARC64 VI와 소켓 호환이 가능하고 현장 업그레이드가 가능하다.SPARC64 VII는 SPARC64 VI와 함께 기본 클럭 주파수로 작동하면서 공존할 수 있다.[20]SPARC64 VII의 첫 버전은 SPARC Enterprise M4000과 M5000에 사용된 5MB L2 캐쉬가 있는 2.4GHz 버전이었고, 6MB L2 캐쉬가 있는 2.52GHz 버전이었다.[18]2008년 10월 28일 SPARC Enterprise M3000에 5MB L2 캐시가 탑재된 2.52GHz 버전이 도입되었다.[21]2009년 10월 13일, 후지쓰와 선은 SPARC64 VII(코드명 목성+),[22] M4000과 M5000을 위한 2.53 GHz 버전, M8000과 M9000을 위한 6 MB L2 캐시 2.88 GHz 버전을 선보였다.[23]2010년 1월 12일, M3000에 5MB L2 캐시가 탑재된 2.75GHz 버전이 도입되었다.[24]

SPARC64 VII+

오라클에서 M3로 지칭하는 [25]SPARC64 VII+(Jupiter-E)는 SPARC64 VII의 추가 개발이다.[25]클럭 주파수는 최대 3GHz로, L2 캐시 크기는 2배인 12MB로 늘어났다.이 버전은 고급 SPARC Enterprise M8000 및 M9000 서버를 위해 2010년 12월 2일에 발표되었다.[26]이러한 개선으로 전체 성능이 약 20% 향상되었다.2.66GHz 버전은 중거리 M4000과 M5000 모델용이었다.[25]2011년 4월 12일에는 로우엔드 M3000을 위해 코어 2, 4개와 5.5MB L2 캐시를 갖춘 2.86GHz 버전이 발표되었다.[27][25]VII+는 이전 버전인 VII와 소켓 호환이 가능하다.기존 고급 SPARC Enterprise M-Series 서버는 현장에서 VII+ 프로세서로 업그레이드할 수 있다.[28]

SPARC64 VIIIfx

4개의 SPARC64 VIIIfx 프로세서가 장착된 K 컴퓨터 블레이드(대형 열 교환기 아래)
SPARC64 VIIIfx 2.00GHz.jpg

SPARC64 VIIIfx(Venus)는 고성능 컴퓨팅(HPC)용으로 설계된 SPARC64 VII를 기반으로 한 8코어 프로세서다.[29]그 결과, VIII를 계승하지 않고 동시에 존재하게 되었다.7억 6천만 개의 트랜지스터로 구성되며, 가로 22.7mm, 세로 22.6mm(513.02mm2;), 구리 인터커넥트로 후지투의 45nm CMOS 공정에서 제작되었으며, 1271개의 I/O 핀을 가지고 있다.VIIIfx는 피크 성능이 128 GFLOPS이며, 30 °C에서 일반적인 전력 소비량이 58 W로 효율은 2.2 GFLOPS/W이다.VIIIfx에는 총 8개의 메모리 채널을 위한 4개의 통합 메모리 컨트롤러가 있다.DDR3 SDRAM 64GB에 연결되며 최대 메모리 대역폭은 64GB/s이다.[30]

역사

VIIIfx는 2006년 1월 일본 문부과학성이 시작한 차세대 슈퍼컴퓨터 프로젝트(Kei Soku Keisenki, Project Keisoku라고도 한다)를 위해 개발되었다.이 프로젝트는 2011년 3월까지 10대 이상의 PFLOPS 성능을 갖춘 세계에서 가장 빠른 슈퍼컴퓨터를 생산하는 것을 목표로 했다.슈퍼컴퓨터를 개발하기로 계약한 회사는 후지쓰, 히타치, NEC이다.슈퍼컴퓨터는 원래 스칼라와 벡터 프로세서를 포함하는 하이브리드 아키텍처를 가질 계획이었다.후지쯔가 설계한 VIXfx는 스칼라 프로세서가 될 예정이었고, 벡터 프로세서는 히타치와 NEC가 공동으로 설계했다.그러나 2007~2008년 금융위기로 히타치와 NEC는 2009년 5월 책임 있는 하드웨어를 제조하면 재정 손실이 발생하기 때문에 사업에서 손을 떼겠다고 발표했다.그 후, 후지쯔는 슈퍼컴퓨터를 그것의 유일한 프로세서 타입으로 사용하기 위해 재설계했다.

2010년까지 이 프로젝트에 의해 만들어질 슈퍼컴퓨터가 K컴퓨터라고 명명되었다.일본 고베에 있는 RIKEN의 AICS(Advanced Institute for Computing Science, AICS)에 위치한 이 회사는 88,128개의 VIIIFx 프로세서에서 성능을 얻는다.[31][32][33]2011년 6월 TOP500 프로젝트 위원회는 K 컴퓨터(프로세서 6만8544개만 있어도 미완성)가 8.162 PFLOPS로 LINPACK 벤치마크에서 1위를 차지해 최고 성능의 93%를 실현해 당시 세계에서 가장 빠른 슈퍼컴퓨터가 되었다고 발표했다.[32][34][35][36]

설명

VIXfx 코어는 SPARC64 VII에 기초하여 HPC를 위해 수많은 수정, 즉 SPARC V9 아키텍처에 대한 후지쯔 설계 확장(HPC-ACE)을 기반으로 한다.프런트엔드는 굵은 결의 멀티스레딩을 제거했고, L1 명령 캐시는 크기가 32KB로 절반으로 줄었으며, BTAC(Branch Target Address Cache) 항목 수는 8,192개에서 1,024개로 줄었으며, 연관성은 8개에서 2개로 줄었으며, 명령 디코더 앞에 추가 파이프라인 스테이지를 삽입했다.이 단계는 HPC-ACE에 의해 정의된 정수 및 부동 소수점 레지스터를 더 많이 수용했다.SPARC V9 아키텍처는 32개의 정수 및 32개의 부동 소수점 레지스터만 갖도록 설계되었다.SPARC V9 명령 인코딩은 지정 가능한 레지스터 수를 32개로 제한했다.추가 레지스터를 지정하기 위해 HPC-ACE에는 SPARC V9 하나 또는 두 개의 지침을 즉시 따르는 "사전 수정" 명령이 있다.접두사 지침에는 SPARC V9 지침 내에 들어갈 수 없는 레지스터 번호 부분이 주로 포함되었다.이 추가 파이프라인 단계는 이전 단계에서 최대 4개의 SPARC V9 지침과 최대 2개의 접두사 지침이 결합되는 단계였다.그리고 다음 파이프라인 단계에서 결합된 지침이 해독되었다.

백엔드도 크게 수정했다.지점과 정수지시에 대한 예약역 항목 수는 각각 6개, 10개로 줄었다.정수 레지스터 파일과 부동 소수점 레지스터 파일에는 모두 32개가 추가되었으며 총 256개의 부동 소수점 레지스터가 있었다.추가 정수 레지스터는 SPARC V9에 의해 정의된 레지스터 창의 일부가 아니지만 접두사 명령을 통해 항상 액세스할 수 있으며, 256개의 부동 소수점 레지스터는 스칼라 부동 소수점 지침과 부동 소수점 SIMD 지침 둘 다에서 사용할 수 있다.플로팅 포인트 실행 파이프라인의 시작 부분에 더 큰 플로팅 포인트 레지스터 파일에 액세스하기 위해 추가 파이프라인 단계가 추가되었다.HPC-ACE의 128비트 SIMD 지침은 총 4개의 부동 소수점 단위 2개를 추가해 구현했다.SIMD 실행은 사이클당 최대 4번의 단일 또는 이중 정밀한 퓨즈-멀티-애드 연산(FLOP 8회)을 수행할 수 있다.로드 대기열 항목 수는 16개에서 20개로 늘렸고 L1 데이터 캐시는 크기가 32KB로 절반으로 줄었다.백엔드에서 실행될 수 있는 명령의 수를 결정하는 커밋 스택 항목의 수는 64개에서 48개로 줄었다.

기타사양서

  • 물리적 주소 범위: 41비트
  • 캐시:
  • L1: 32KB 양방향 설정 연관 데이터, 32KB 양방향 설정 연관 지침(128바이트 캐시 라인), 분할됨
  • L2: 6MB 12방향 세트 연결(128바이트 라인), 인덱스 해시, 분할
  • 16-입력 마이크로 TLB, 256-입력, 4-방향 설정 관련 TLB(지침
  • 데이터용 512 입력 4방향 설정 연관 TLB, 피해자 캐쉬 없음
  • 페이지 크기: 8KB, 64KB, 512KB, 4MB, 32MB, 256MB, 2GB

SPARC64 IXfx

SPARC64 IXfx는 Fujitsu와 LSI가[37] 설계한 SPARC64 VIIIfx의 개량형으로 2011년 11월 7일 PRIMEHPC FX10 슈퍼컴퓨터 발표에서 처음 공개하였다.[38]PRIMEHPC FX10과 함께 VIIIfx와 K 컴퓨터에 처음 등장한 기술을 상용화한 것이다.VIIIfx와 비교했을 때, 코어 수를 16개로 2배, 공유 L2 캐시 양을 12MB로 2배, 최대 DDR3 SDRAM 메모리 대역폭을 85GB/s로 증가시키는 등의 조직 개선이 포함되었다.IXfx는 1.848GHz로 작동하며 최고 성능 236.5GFLOPS이며 와트당 2GFLOPS 이상의 전력 효율을 위해 110W를 소비한다.[39][37]10억 개의 트랜지스터로 구성되었으며 구리 상호연결로 40nm CMOS 공정으로 구현되었다.[40]

SPARC64 X

SPARC64 X는 2012년에 발표된 16코어 서버 마이크로프로세서로, 후지쯔의 M10 서버(오라클도 판매하고 있다)에서 사용되고 있다.SPARC64 X는 SPARC64 VII+를 기반으로 하며 핵심 및 칩 조직을 대폭 개선했다.코어는 분기 예측을 위한 패턴 이력표, 하중의 추측성 실행, 보다 많은 실행 단위, HPC-ACE 확장 지원(원래 SPARC64 VIIIfx로부터), 3.0GHz 클럭 주파수에 대한 더 깊은 파이프라인, 암호, 데이터베이스 및 소수 부동 소수점 번호 아릿머에 대한 가속기가 포함됨으로써 개선되었다.etic 및 변환 함수.16개의 코어는 24MB의 통합된 24-way set-association L2 캐시를 공유한다.칩 조직 개선에는 통합 DDR3 SDRAM 메모리 컨트롤러 4개, 미미한 4방향 대칭 다중 처리 확장성을 위한 SERDES 채널 10개, 소켓 64개로 대칭 다중 처리 확장성을 위한 SERDES 채널 2개, 통합 PCI Express 3.0 컨트롤러 2개가 포함된다.SPARC64 X는 29억 5천만 개의 트랜지스터를 포함하고 있으며, 가로 23.5mm, 세로 25mm(637.5mm2),[41][40] 구리 인터커넥트로 28nm CMOS 공정으로 제작된다.

SPARC64 X+

SPARC64 X+는 2013년에 발표된 향상된 SPARC64 X 프로세서다.핵심 조직을 소폭 개선한 것과 회로 설계 및 레이아웃 개선을 통해 얻은 3.5GHz 클럭 주파수가 더 높은 것이 특징이다.24㎜x25㎜(6002㎜) 크기의 트랜지스터 29억9000만개가 들어있으며 SPARC64X와 같은 공정으로 제작됐다.[42][43]2014년 4월 8일 인텔의 신형 Xeon E5와 E7 모델의 도입과 IBM의 POWER8 도입 임박으로 3.7GHz 스피드빈 부품을 사용할 수 있게 됐다.[44]

SPARC64 XIfx

후지쯔는 2014년 8월 핫칩스 심포지엄에서 SPARC64 XIfx를 선보였다.[45]FRIMHPC FX10을 계승한 후지쯔 PRIMEHPC FX100 슈퍼컴퓨터에 사용된다.[46][47]XIfx는 2.2GHz로 작동하며 최고 성능은 1.1TFLOPS이다.[48]37억 5천만 개의 트랜지스터로 구성되어 있으며, 대만 반도체 제조사가 20nm 고탄력 금속 게이트(HKMG) 공정에서 제작하고 있다.마이크로프로세서 보고서는 다이 면적이 500mm이고2 전형적인 전력 소비량이 200W라고 추정했다.[45]

XIfx에는 34개의 코어가 있으며 이 중 32개는 사용자 애플리케이션을 실행하는 데 사용되는 컴퓨팅 코어와 2개의 보조 코어가 운영 체제 및 기타 시스템 서비스를 실행하는 데 사용된다.사용자 애플리케이션 및 운영 체제를 전용 코어에 위임하면 컴퓨팅 코어의 개인 캐시가 애플리케이션 이외의 지침 및 데이터에 의해 공유되거나 중단되지 않도록 보장하여 성능을 향상시킨다.34개의 코어는 2개의 CMG(Core Memory Group)로 구성되며 각각 16개의 컴퓨팅 코어와 1개의 보조 코어로 구성되며 12MB L2 유니파이드 캐시를 공유한다.코어를 CMG로 분할함으로써 캐시 일관성 구현을 용이하게 하고 L2 캐시를 34 코어 간에 공유할 필요가 없도록 함으로써 34 코어를 하나의 다이(die)에 통합할 수 있었다.두 CMG는 ccNUMA 조직을 통해 메모리를 공유한다.

XIfx 코어는 SPARC64 X+를 기반으로 하여 조직적인 개선이 이루어졌다.XIfx는 개선된 버전의 HPC-ACE 확장(HPC-ACE2)을 구현하여 SIMD 장치의 폭을 256비트로 2배 늘리고 새로운 SIMD 지시사항을 추가하였다.SPARC64 IXfx에 비해 XIfx는 이중 정밀도의 경우 3.2배, 단일 정밀도의 경우 6.1배 향상됐다.SIMD 단위의 증가 폭을 보완하기 위해 L1 캐시 대역폭을 4.4TB/s로 늘렸다.

SoC 조직의 개선은 메모리와 상호연결 인터페이스에 있었다.통합 메모리 컨트롤러는 메모리 지연 시간을 줄이고 메모리 대역폭을 개선하기 위해 4개의 하이브리드 메모리 큐브(HMC) 인터페이스로 교체되었다.마이크로프로세서 보고서에 따르면, IXfx는 HMC를 사용한 최초의 프로세서였다.[45]XIfx는 8개의 4GB HMC가 제공하는 32GB 메모리에 연결된다.HMC는 16차선 버전으로, 각 차선이 15Gbit/s로 작동한다.각 CMG에는 2개의 HMC 인터페이스가 있으며, 각 HMC 인터페이스는 자체 포트를 통해 2개의 HMC에 연결된다.각 CMG에는 240GB/s(120GB/s in 및 120GB/s out)의 메모리 대역폭이 있다.

XIfx는 10개의 SERDES 채널을 2세대 Tubo2 인터커넥트용 10포트 통합 컨트롤러로 교체했다.Tubo2는 25GB/s의 전이중 대역폭(방향당 12.5GB/s, 포트 10개당 125GB/s)과 향상된 라우팅 아키텍처를 갖춘 6D 메시/토러스 네트워크다.

미래

후지쯔는 2016년 6월 국제 슈퍼컴퓨팅 콘퍼런스에서 자사의 미래형 엑사스케일 슈퍼컴퓨터는 ARMv8 아키텍처를 구현하는 자체 설계 프로세서를 탑재할 것이라고 발표했다.A64FX는 후지쯔가 ARM 홀딩스와 함께 개발하고 있는 HPC-ACE2에 해당하는 ARMv8 아키텍처에 대한 확장을 구현할 예정이다.[49]

SPARC64 XII

스파르크64-XII 코어는 TSMC가 20nm 공정에서 3.9GHz로 구동한다. 트랜지스터는 55억개, 메모리 대역폭은 153GB/sec이며, 맨 메탈에서 Solaris 10을 실행할 수 있는 유일한 UNIX 벤더.CPU 패키지는 최대 12개의 코어 × 8-웨이 SMT(96개의 스레드)를 갖추고 있다.

참조

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추가 읽기

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외부 링크