eSi-RISC
eSi-RISC |
| 디자이너 | eSi-RISC |
|---|---|
| 비트 | 16비트/32비트 |
| 소개했다 | 2009 |
| 디자인 | RISC |
| 유형 | 등록-등록 |
| 인코딩 | 혼합된 16비트 및 32비트 |
| 분기 | 비교 및 분기 및 조건 코드 |
| 엔디안니스 | 크거나 작거나 |
| 확장 | 사용자 정의 지침 |
| 레지스터 | |
| 8/16/32 범용, 8/16/32 벡터 | |
eSi-RISC는 구성 가능한 CPU 아키텍처다.그것은 eSi-1600, eSi-1650, eSi-3200, eSi-3250, eSi-3264의 다섯 가지 구현으로 이용 가능하다.[1]eSi-1600과 eSi-1650은 16비트 데이터 경로를 특징으로 하고 eSi-32x0s는 32비트 데이터 경로를 특징으로 하며, eSi-3264는 32/64비트 데이터 경로를 혼합하여 특징으로 한다.이들 프로세서는 각각 소프트 IP 코어로 라이센스가 부여되어 ASIC와 FPGA에 모두 통합하기에 적합하다.[2]
건축
 |
eSi-RISC 아키텍처의 주요 특징은 다음과 같다.[3]
- RISC와 유사한 로드/스토어 아키텍처.
- 구성 가능한 16비트, 32비트 또는 32/64비트 데이터 경로
- 지시사항은 16비트 또는 32비트 중 하나로 암호화되어 있다.
- 너비가 16비트 또는 32비트인 8, 16 또는 32개의 범용 레지스터.
- 0, 8, 16 또는 32개의 벡터 레지스터(폭 32비트 또는 64비트)
- 최대 32개의 외부, 벡터링, 중첩 및 우선순위 지정 가능한 인터럽트.
- 정수, 부동 소수점 및 고정 소수점 산술에 대한 지원을 포함하는 구성 가능한 명령 집합.
- SIMD 작업.
- 암호화 가속과 같은 사용자 정의 지침에 대한 선택적 지원.[4]
- 선택적 캐시(구성 가능한 크기 및 연관성).
- 메모리 보호와 동적 주소 변환을 모두 지원하는 옵션 MMU.
- AMBA AXI, AHB 및 APB 버스 인터페이스.
- 메모리 매핑된 I/O.
- 5단 파이프라인.
- 하드웨어 JTAG 디버그.
이용 가능한 16비트 또는 32비트 소프트 마이크로프로세서 IP 코어가 많은 반면, eSi-RISC는 16비트 및 32비트 구현을 모두 갖춘 IP 코어로 라이센스가 부여된 유일한 아키텍처다.
eSi-RISC 아키텍처의 ARM/Tumb 또는 MIPS/MIPS-16, 16 및 32비트 명령어 등 16비트 명령어와 32비트 명령어 모두를 지원하는 다른 RISC 아키텍처와는 달리, 모든 16비트 명령어 또는 모든 32비트 명령이 실행되는 모드가 아닌, 자유롭게 혼합될 수 있다.이것은 성능에 영향을 주지 않으면서 코드 밀도를 개선한다.16비트 지침은 하위 16개 레지스터에 있는 두 개의 레지스터 피연산자를 지원하는 반면, 32비트 지침은 세 개의 레지스터 피연산자와 모든 32개 레지스터에 대한 액세스를 지원한다.
eSi-RISC는 다중 처리 지원을 포함한다.구현에는 단일 칩에 최대 7개의 eSi-3250이 포함되었다.[5]
툴체인
eSi-RISC 툴체인은 GNU 툴체인 포트와 Eclipse IDE의 결합을 기반으로 한다.[6]여기에는 다음이 포함된다.
C 라이브러리는 Newlib이고 C++ 라이브러리는 Libstdc++이다.포티드 RTOS에는 MicroC/OS-II, FreeRTOS, ERIKA Enterprise[7] 및 Phoenix-RTOS가[8] 포함된다.
참조
- ^ [1] Electronics Weekly, 2009년 11월 17일
- ^ [2][permanent dead link] EE 타임즈, 2009년 11월 17일
- ^ [3] eSi-RISC eSi-3250 기술 개요
- ^ [4] Electronics Weekly, 2013년
- ^ [5] 설계 및 재사용, 2011년
- ^ [6] Wayback Machine EnSilica, 2009년 2월 28일 Wayback Machine EnSilica에 보관
- ^ [7] Electronics Weekly, 2010,
- ^ [8] 케임브리지 네트워크 2013
